【OpenHW参赛手记】AXI-Stream接口介绍

AXI4-Stream协议是一种用来连接需要交换数据的两个部件的标准接口，它可以用于连接一个产生数据的主机和一个接受数据的从机。当然它也可以用于连接多个主机和从机。该协议支持多种数据流使用相同共享总线集合，允许构建类似于路由、宽窄总线、窄宽总线等更为普遍的互联。AXI4-Stream接口的信号线定义如图1所示^[1]。比较重要的信号线有：

ACLK为时钟线，所有信号都在ACLK上升沿被采样；

ARESETn为复位线，低电平有效；

TVALID为主机数据同步线，为高表示主机准备好发送数据；

TREADY为从机数据同步线，为高表示从机准备好接收数据；这两根线完成了主机与从机的握手信号，一旦二者都变高有效，数据传输开始。

TDATA为数据线，主机发送，从机接收。

TKEEP为主机数据有效指示，为高代表对应的字节为有效字节，否则表示发送的为空字节。

TLAST为主机最后一个字指示，下一clk数据将无效，TVALID将变低。

TID，TDEST，TUSER均为多机通信时的信号，这里不涉及，不予考虑。

看到这里，可能大家都还对Stream没有一个直观的认识。其实Stream并不陌生，在我们学c++编程时，一定会包含，这样就可以完成控制终端对程序的输入输出了。如果还是不够直观，想象一下连续不断的水流，永远向着一个方向以固定的速度输送的接口。以我们看视频为例，视频文件本来是保存在硬盘里的，怎么播放呢，不能一下子把整个文件都显示到屏幕上，而是以一定的速度，连续不断地输出到屏幕上（每秒30~60帧），这个过程就是流Stream接口完成的。

Xilinx提供的流式IP核有很多用途，可以实现音频流、视频流、数据流到内存或者相反方向的传输。有人问了，内存是PS控制的，怎么才能把PS里DDR2的内容以Stream形式发出去呢（例如以固定速度送往DA，完成信号发生器的设计）？答案就是利用AXI总线做转换。ZYNQ的PS部分是ARM Cortex A9系列，支持AXI4，AXI-Lite总线。PL部分也有相应AXI总线接口，这样就能完成PS到PL的互联。仅仅这样还不够，需要PL部分实现流式转换，即AXI-Stream接口实现。Xilinx提供的从AXI到AXI-Stream转换的IP核有：AXI-DMA，AXI-Datamover，AXI-FIFO-MM2S以及AXI-VDMA等。这些IP核可以在XPS的IP Catalog窗口中看到。

AXI-DMA：实现从PS内存到PL高速传输高速通道AXI-HP到AXI-Stream的转换；

AXI-FIFO-MM2S：实现从PS内存到PL通用传输通道AXI-GP到AXI-Stream的转换；

AXI-Datamover：实现从PS内存到PL高速传输高速通道AXI-HP到AXI-Stream的转换，只不过这次是完全由PL控制的，PS是完全被动的；

AXI-VDMA：实现从PS内存到PL高速传输高速通道AXI-HP到AXI-Stream的转换，只不过是专门针对视频、图像等二维数据的。

除了上面的还有一个AXI-CDMAIP核，这个是由PL完成的将数据从内存的一个位置搬移到另一个位置，无需CPU来插手。这个和我们这里用的Stream没有关系，所以不表。

这里要和大家说明白一点，就是AXI总线和接口的区别。总线是一种标准化接口，由数据线、地址线、控制线等构成，具有一定的强制性。接口是其物理实现，即在硬件上的分配。在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三种总线，但PS与PL之间的接口却只支持前两种，AXI-Stream只能在PL中实现，不能直接和PS相连，必须通过AXI-Lite或AXI4转接。PS与PL之间的物理接口有9个，包括4个AXI-GP接口和4个AXI-HP接口、1个AXI-ACP接口，均为内存映射型AXI接口。

上面的IP是完成总线协议转换，如果需要做某些处理（如变换、迭代、训练……），则需要生成一个自定义Stream类型IP，与上面的Stream接口连接起来，实现数据输入输出。用户的功能在自定义Stream类型IP中实现。