FPGA芯片的资源组成介绍——以Xilinx的7系列为例

目录

1.主要的资源是 configurable logic block （CLB）与布线资源

2.存储资源BlockRAM ：BRAM

3.运算单元DSP48E1

4.IO Banks ：IO Bs

5.Mixed-Mode Clock Manager：MMCM和PLL

6.高速串行收发器 GTX/GTH/GTY Transceiver等

7.PCI-E模块

例子：

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1.主要的资源是 configurable logic block （CLB）与布线资源

CLB一般由2个Slice组成，Slice分为SliceL（Logic）与SliceM（Memory），

两种CLB：2个L组成CLBLL，1个L与1个M组成CLBLM

L与M均由4个LUT6，3个MUX，1个进位链（Carry Chain）,8个触发器（Flip-flop）组成：4318

6输入查找表LUT6由两个LUT5组成。

Slice结构如下图：

 

L与M的区别：

布线资源：就是对IO口、CLB、BRAM、DSP这些资源进行互联的‘线’。

 

2.存储资源BlockRAM ：BRAM

每个BRAM大小为36KB，由两个18KB的BRAM构成，7系列的就是一整个36KB。

BRAM可以配置成单双口ROM与真假单双口RAM（通过IP核Block Memory Generator），异步同步FIFO（通过IP核 FIFO Generator）等，SliceM可以配置成 Distributed RAM ,二者的区别

 

3.运算单元DSP48E1

可以实现逻辑运算，如与、或、异或，还能实现算术运算，加、乘、累加等。

DSP48E1支持25x18有符号数乘法，以及24x17无符号数乘法。

提供专门的IP核： DSP48 Macro

4.IO Banks ：IO Bs

可编程连接的IO口，除此之外FPGA还有一些专用（dedicated）的IO口，例如JTAG接口，电源与地接口，时钟接口等。

 

IO pin count are the pins on the package and IOB are user programmable IO's.

5.Mixed-Mode Clock Manager：MMCM和PLL

均是进行时钟备倍频、分频的时钟管理器

6.高速串行收发器 GTX/GTH/GTY Transceiver等

7.PCI-E模块

等其他资源。

例子：

下面是XC7K420Tffg901-2的资源一览，可以看到其中没有标出CLB而是列出其中的LUT与FF，在CLB中FF正好是LUT的2倍。有901个引脚，可配置的有380个引脚，还有BlockRAMs ,DSPs，等等。

 在已经布局布线后的Device上可以看到如下图，下面每个小长方体都是一个资源块。浅绿色的部分是已经使用的资源。

上图继续放大，可以看到其中的器件细节： 

 

参考资料：

[1]《vivado从此开始》，高亚军

[2] 《XilinxFPGA权威设计指南》，何宾