UVM验证环境--force的一种用法

在搭建验证环境时,我们有时会将环境封装到package当中,在force设计代码的信号时,会遇到Hierarchical reference from package这些的错误,一种解决问题的办法是通过在interface中定义相应的task来实现.
具体步骤如下:
1.定义接口相对应的interface,将需要force的信号封装到task内;
2.在testbench内例化interface,通过uvm_config_db将此interface传入对应的组件当中;
3.组件在获得interface之后,便可以在对应位置调用task,实现对信号的force赋值.
参考验证环境如下:
1.编写interface
UVM验证环境--force的一种用法_第1张图片
2.获取interface
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
3.使用
UVM验证环境--force的一种用法_第2张图片

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