Verilog -赋值语句 -条件语句

1赋值

1. 阻塞赋值： =
2. 非阻塞赋值： <=
3. 组合逻辑：输出随着输入时刻改变
4. 时序逻辑：输入与上一个时刻状态以及输入有关

阻塞赋值和非阻塞赋值什么时候使用？

1. 在描述组合逻辑的 always 块中用阻塞赋值 = 。综合成组合逻辑的电路结构，这种电路结构只与输入电平的变化有关。
2. 在描述时序逻辑的 always 块中用非阻塞赋值 <=
   综合成时序逻辑的电路结构；这种电路结构往往与触发沿有关系，只有在触发沿时才能发生赋值的变化；

注意

在同一个always块中不要既用非阻塞赋值又用阻塞赋值
不允许在多个always块中对同一个变量进行赋值！

## 因为verilog是并行执行的，不是顺序执行的

2条件

1、 if-else条件语句简写 如
if(a)等同于 if（a == 1）
if(!a)等同于 if(a !=1 )
其他常用方法和C语言类似
2、 case表达式