Verilog之结构语句、赋值语句和条件语句

结构语句

initial和always
initial语句它在模块中只执行一次。常用于测试文件的编写，用来产生仿真测试信号（激励信号），或者用于对存储器变量赋值。
always语句一直在不断地重复活动。但是只有和一定的时间控制结合在一起才有作用。

//给输入信号初始值
initial begin
	sys_clk			<= 1'b0;
	sys_rst_n		<= 1'b0;
	touch_key		<= 1'b0;
	#20  sys_rst_n   <= 1'b1;
	#10  touch_key	<= 1'b1;
	#30  touch_key   <= 1'b0;
	#110 touch_key	<= 1'b1;
	#30  touch_key   <= 1'b0;
end 
//产生50Mkhz的时钟，周期为20ns
always #10 sys_clk <= ~sys_clk;

仿真信号如下图所示：

always的时间控制可以是沿触发，也可以是电平触发；可以使单个信号，也可以是多个信号，多个信号中间要用关键字 or 连接。
always语句后紧跟的过程块是否运行，要看它的触发条件是否满足。

//计数器对系统时钟计数，计时0.2秒
always @(posedge sys_clk or negedge sys_rst_n) begin
	if (!sys_rst_n)
		counter <= 24'd0;
	else if (counter < 24'd1000_000)
		couter <= counter + 1'b1;
	else
		counter <= 24'd0;

沿触发的always块常常描述时序逻辑行为
由关键字 or 连接的多个事件名或信号名组成的列表成为“敏感列表”。

电平触发的always块常常描述组合逻辑行为。

always @(a or b or c or d or e or f or g or h or p or m) begin
	out1 = a ? (b + c) : (d + e);
	out2 = f ? (g + h) : (p + m);
end

如果组合逻辑块语句的输入变量很多，那么编写敏感列表会很繁琐并且容易出错。

always @(*) begin
	out1 = a ? (b + c) : (d + e);
	out2 = f ? (g + h) : (P + m);
end

**@(*)**表示对后面语句块中所有输入变量的变化都是敏感的。

根据逻辑功能的不同特点，可以将数字电路分成两大类：组合逻辑电路 和时序逻辑电路
组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，于电路原来的状态无关。
时序逻辑电路，任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。或者说还与以前的输入有关，因此时序逻辑必须具备记忆功能。

赋值语句

Verilog HDL 语言中，信号有两种赋值方式
阻塞赋值(blocking)，如 b = a;
非阻塞赋值(Non_Blocking)，如 b <= a;
阻塞赋值可以认为只有一个步骤的操作：即计算等式右边的值并更新等式左边的值。所谓阻塞的概念是指，在同一个always块中，后面的赋值语句是在前一句赋值语句结束后才开始赋值的。

always @(posedge clk or negedge rst_n) begin
	if(!rst_n) begin
		a = 1;
		b = 2;
		c = 3;
	end
	else begin
		a = 0;
		b = a;
		c = b;
	end
end

其仿真如下：

非阻塞赋值的操作过程可以看作两个步骤：
（1）赋值开始的时候，计算等式右边的值；（2）赋值结束的时候，更新等式左边的值。

所谓非阻塞赋值的概念是指，在计算非阻塞赋值的等式右边的值以及更新等式左边的值期间，允许其他的非阻塞赋值语句同事计算等式右边的值和更新等式左边的值。

always @(posedge clk or negedge rst_n) begin
	if(!rst_n) begin
		a = 1;
		b = 2;
		c = 3;
	end
	else begin
		a = 0;
		b = a;
		c = b;
	end
end

其仿真效果如下：

非阻塞赋值只能用于对寄存器类型的变量进行赋值，因此只能用在initial块和always块等过程块中。

在描述组合逻辑的always块中用阻塞赋值 = ，综合成组合逻辑的电路结构；这种电路结构只与输入电平的变化有关系。
在描述时序逻辑的always块中用非阻塞赋值 <=，综合成时序逻辑的电路结构；这种电路结构往往与触发沿有关系，只有在触发沿时才能发生赋值的变化。
注意：在同一always块中不要既用非阻塞赋值又用阻塞赋值，不允许在多个always块中对同一个变脸进行赋值！

条件语句

if_else语句

if(a > b)
	out = data_1;

if(a > b)
	out = data_1;
 else
    out = data_2;

if(表达式1)
	语句1；
else if(表达式2)
	语句2；
else if(表达式3)
	语句3；
else
	语句4；

条件语句必须在过程块中使用。过程块是指由initial和always语句引导的块语句。

if语句对表达式的值进行判断，若为0，x，z则按假处理；若为1，按真处理。

if和else后面的操作语句可以用begin和end包含多个语句。

允许if语句的嵌套

case语句（多分支选择语句）
1、分支表达式的值互不相同；
2、所有表达式的位宽必须相等；不能用 'bx来代替 n’bx
3、case z
比较时，不考虑表达式中的高阻值
4、case x
比较时，不考虑高阻值z 和不定值x