Verilog学习笔记（三）--连续赋值语句

在连续赋值语句中，某个值被指派给线网变量。连续赋值语句的语法为: 

assign [delay] LHS_n e t = RHS_expression;

右边表达式使用的操作数无论何时发生变化, 右边表达式都重新计算, 并且在指定的时延后变化值被赋予左边表达式的线网变量。时延定义了右边表达式操作数变化与赋值给左边表达式之间的持续时间。如果没有定义时延值, 缺省时延为0。

解码器电路

` timescale 1ns/ 1ns  

module D e c o d e r 2 x 4 (A, B, EN, Z) ;

input A, B, EN;

output [ 0 :3] Z;

wire Abar, Bbar;

assign #1 Abar = ~ A; // 语句1。

assign #1 Bbar = ~ B; // 语句2。

assign #2 Z[0] = ~ (Abar & Bbar & EN ) ; // 语句3。

assign #2 Z[1] = ~ (Abar & B & EN) ; // 语句4。

assign #2 Z[2] = ~ (A & Bbar & EN) ; // 语句5。

assign #2 Z[3] = ~ ( A & B & EN) ; // 语句6。

endmodule

以反引号“ ` ”开始的第一条语句是编译器指令, 编译器指令` timescale 将模块中所有时延的单位设置为1 n s，时间精度为1 ns。例如，在连续赋值语句中时延值# 1和# 2分别对应时延1ns和2ns。

模块Decoder2x4有3个输入端口和1个4位输出端口。线网类型说明了两个连线型变量A b a r和B b a r (连线类型是线网类型的一种)。此外，模块包含6个连续赋值语句。