Lynrxl

第四篇：vivado mig IP的仿真

FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。

本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。

软件使用Vivado 2018.1。

参考工程：ddr3_sim。

第一篇：DDR3和mig的介绍

第二篇：mig IP的创建

第三篇：mig IP用户读写时序

第四篇：mig IP的仿真

第五篇：mig读写时序下板实现

1快速仿真

1>①ddr3_ip->②Open IP Example Design

2>选择ddr3仿真生成的路径。

3>DDR3自带仿真工程生成完毕。

4>①Run Simulation ->②Run Behavioral Simulation。

5>等待10几分钟左右仿真完成。

6>仿真完成查看波形。

对于xiinx官方自带的DDR3仿真的例子大家可以参看UG586

（https://china.xilinx.com/support/documentation/ip_documentation/mig_7series/v4_2/ug586_7Series_MIS.pdf）。

2仿真

目标：对DDR3的8个bank从0 bank开始对每个bank写入0-99，然后依次读出，循环读写。

修改example_top模块如下所示：

`timescale 1ps/1ps
`define CMD_WR 3'b000
`define CMD_RD 3'b001
module example_top
(
// Inouts
inout [15:0] ddr3_dq,
inout [1:0] ddr3_dqs_n,
inout [1:0] ddr3_dqs_p,
// Outputs
output [13:0] ddr3_addr,
output [2:0] ddr3_ba,
output ddr3_ras_n,
output ddr3_cas_n,
output ddr3_we_n,
output ddr3_reset_n,
output [0:0] ddr3_ck_p,
output [0:0] ddr3_ck_n,
output [0:0] ddr3_cke,
output [0:0] ddr3_cs_n,
output [1:0] ddr3_dm,
output [0:0] ddr3_odt,
// Inputs
// Single-ended system clock
input sys_clk_i,
// Single-ended iodelayctrl clk (reference clock)
input clk_ref_i,
output tg_compare_error,
output init_calib_complete,
// System reset - Default polarity of sys_rst pin is Active Low.
// System reset polarity will change based on the option
// selected in GUI.
input sys_rst
);
//***************************************************************************
parameter IDLE = 5'd0,
WR1 = 5'd1,
WR2 = 5'd2,
WR3 = 5'd3,
WR4 = 5'd4,
WR5 = 5'd5,
WR6 = 5'd6,
WR7 = 5'd7,
WR8 = 5'd8,
RD1 = 5'd9,
RD2 = 5'd10,
RD3 = 5'd11,
RD4 = 5'd12,
RD5 = 5'd13,
RD6 = 5'd14,
RD7 = 5'd15,
RD8 = 5'd16;
// user interface signals
wire [27:0] app_addr;//i
reg [2:0] app_cmd;//i
wire app_en;//i
reg [127:0] app_wdf_data;//i
wire app_wdf_end;//i
wire [15:0] app_wdf_mask;//i
wire app_wdf_wren;//i
wire [127:0] app_rd_data;
wire app_rd_data_end;
wire app_rd_data_valid;
wire app_rdy;
wire app_wdf_rdy;
wire app_sr_req;//i
wire app_ref_req;//i
wire app_zq_req;//i
wire app_sr_active;
wire app_ref_ack;
wire app_zq_ack;
wire ui_clk;
wire ui_clk_sync_rst;
//wire init_calib_complete;
wire sys_rst_n;//i
reg [4:0] cstate,nstate;
//wire [27:0] wr_addr;//i bank row column [2:0] [13:0] [9:0]
//wire [27:0] rd_addr;//i bank row column [2:0] [13:0] [9:0]
wire wr1_done;
wire wr2_done;
wire wr3_done;
wire wr4_done;
wire wr5_done;
wire wr6_done;
wire wr7_done;
wire wr8_done;
wire rd1_done;
wire rd2_done;
wire rd3_done;
wire rd4_done;
wire rd5_done;
wire rd6_done;
wire rd7_done;
wire rd8_done;
reg [2:0] bank;
reg [23:0] addr;
assign app_addr ={1'b0,bank,addr};
assign app_sr_req = 1'b0;
assign app_ref_req = 1'b0;
assign app_zq_req = 1'b0;
//assign app_addr = (app_cmd ==`CMD_WR && app_en == 1'b1)?wr_addr:rd_addr;
assign app_wdf_mask = 16'h0000;
assign app_wdf_end = app_wdf_wren;
assign wr1_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b000) ? 1'b1:1'b0;
assign wr2_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b001) ? 1'b1:1'b0;
assign wr3_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b010) ? 1'b1:1'b0;
assign wr4_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b011) ? 1'b1:1'b0;
assign wr5_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b100) ? 1'b1:1'b0;
assign wr6_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b101) ? 1'b1:1'b0;
assign wr7_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b110) ? 1'b1:1'b0;
assign wr8_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b111) ? 1'b1:1'b0;
assign rd1_done = (cstate == RD1 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd2_done = (cstate == RD2 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd3_done = (cstate == RD3 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd4_done = (cstate == RD4 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd5_done = (cstate == RD5 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd6_done = (cstate == RD6 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd7_done = (cstate == RD7 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd8_done = (cstate == RD8 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign done_flag = (cstate == DONE)?1'b1:1'b0;
assign app_en =(((cstate == WR1 ||cstate == WR2 ||cstate == WR3 ||cstate == WR4 ||cstate == WR5 ||cstate == WR6 ||cstate == WR7 ||cstate == WR8)&& app_wdf_rdy == 1'b1&&app_rdy == 1'b1)||((cstate == RD1 ||cstate == RD2 ||cstate == RD3 ||cstate == RD4 ||cstate == RD5 ||cstate == RD6 ||cstate == RD7 ||cstate == RD8)&& app_rdy == 1'b1)&&((!wr1_done)||(!wr2_done)||(!wr3_done)||(!wr4_done)||(!wr5_done)||(!wr6_done)||(!wr7_done)||(!wr8_done)||(!rd1_done)||(!rd2_done)||(!rd3_done)||(!rd4_done)||(!rd5_done)||(!rd6_done)||(!rd7_done)||(!rd8_done)))?1'b1:1'b0;
assign app_wdf_wren =(((cstate == WR1 ||cstate == WR2 ||cstate == WR3 ||cstate == WR4 ||cstate == WR5 ||cstate == WR6 ||cstate == WR7 ||cstate == WR8) && app_wdf_rdy == 1'b1&&app_rdy == 1'b1)&&((!wr1_done)||(!wr2_done)||(!wr3_done)||(!wr4_done)||(!wr5_done)||(!wr6_done)||(!wr7_done)||(!wr8_done)))?1'b1:1'b0;
always @(posedge ui_clk or posedge ui_clk_sync_rst) begin
if(ui_clk_sync_rst == 1'b1)
cstate <= IDLE;
else
cstate <= nstate;
end
always @(*) begin
nstate = IDLE;
case(cstate)
IDLE:begin
if(init_calib_complete == 1'b1)
nstate = WR1;
else
nstate = IDLE;
end
WR1:begin
if(wr1_done == 1'b1)
nstate = WR2;
else
nstate = WR1;
end
WR2:begin
if(wr2_done == 1'b1)
nstate = WR3;
else
nstate = WR2;
end
WR3:begin
if(wr3_done == 1'b1)
nstate = WR4;
else
nstate = WR3;
end
WR4:begin
if(wr4_done == 1'b1)
nstate = WR5;
else
nstate = WR4;
end
WR5:begin
if(wr5_done == 1'b1)
nstate = WR6;
else
nstate = WR5;
end
WR6:begin
if(wr6_done == 1'b1)
nstate = WR7;
else
nstate = WR6;
end
WR7:begin
if(wr7_done == 1'b1)
nstate = WR8;
else
nstate = WR7;
end
WR8:begin
if(wr8_done == 1'b1)
nstate = RD1;
else
nstate = WR8;
end
RD1:begin
if(rd1_done == 1'b1)
nstate = RD2;
else
nstate = RD1;
end
RD2:begin
if(rd2_done == 1'b1)
nstate = RD3;
else
nstate = RD2;
end
RD3:begin
if(rd3_done == 1'b1)
nstate = RD4;
else
nstate = RD3;
end
RD4:begin
if(rd4_done == 1'b1)
nstate = RD5;
else
nstate = RD4;
end
RD5:begin
if(rd5_done == 1'b1)
nstate = RD6;
else
nstate = RD5;
end
RD6:begin
if(rd6_done == 1'b1)
nstate = RD7;
else
nstate = RD6;
end
RD7:begin
if(rd7_done == 1'b1)
nstate = RD8;
else
nstate = RD7;
end
RD8:begin
if(rd8_done == 1'b1)
nstate = WR1;
else
nstate = RD8;
end
endcase
end
always @(posedge ui_clk or posedge ui_clk_sync_rst) begin
if(ui_clk_sync_rst == 1'b1) begin
app_cmd <= `CMD_WR;
app_wdf_data <= 128'b0;
bank <= 3'b000;
addr <=24'b0;
end
else
case(cstate)
WR1:begin
app_cmd <= `CMD_WR;
bank <= 3'b000;
if(wr1_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR2:begin
app_cmd <= `CMD_WR;
bank <= 3'b001;
if(wr2_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR3:begin
app_cmd <= `CMD_WR;
bank <= 3'b010;
if(wr3_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR4:begin
app_cmd <= `CMD_WR;
bank <= 3'b011;
if(wr4_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR5:begin
app_cmd <= `CMD_WR;
bank <= 3'b100;
if(wr5_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin

addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR6:begin
app_cmd <= `CMD_WR;
bank <= 3'b101;
if(wr6_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR7:begin
app_cmd <= `CMD_WR;
bank <= 3'b110;
if(wr7_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR8:begin
app_cmd <= `CMD_WR;
bank <= 3'b111;
if(wr8_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
RD1:begin
app_cmd <= `CMD_RD;
bank <= 3'b000;
if(rd1_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD2:begin
app_cmd <= `CMD_RD;
bank <= 3'b001;
if(rd2_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD3:begin
app_cmd <= `CMD_RD;
bank <= 3'b010;
if(rd3_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD4:begin
app_cmd <= `CMD_RD;
bank <= 3'b011;
if(rd4_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD5:begin
app_cmd <= `CMD_RD;
bank <= 3'b100;
if(rd5_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD6:begin
app_cmd <= `CMD_RD;
bank <= 3'b101;
if(rd6_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD7:begin
app_cmd <= `CMD_RD;
bank <= 3'b110;
if(rd7_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD8:begin
app_cmd <= `CMD_RD;
bank <= 3'b111;
if(rd8_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
DONE:begin
bank <= 3'b000;
addr <=24'b0;
app_cmd <= `CMD_WR;
app_wdf_data <= 128'b0;
end
endcase
end
//***************************************************************************
// Start of User Design top instance
//***************************************************************************
// The User design is instantiated below. The memory interface ports are
// connected to the top-level and the application interface ports are
// connected to the traffic generator module. This provides a reference
// for connecting the memory controller to system.
//***************************************************************************
ddr3_ip u_ddr3_ip
(
// Memory interface ports
.ddr3_addr (ddr3_addr),
.ddr3_ba (ddr3_ba),
.ddr3_cas_n (ddr3_cas_n),
.ddr3_ck_n (ddr3_ck_n),
.ddr3_ck_p (ddr3_ck_p),
.ddr3_cke (ddr3_cke),
.ddr3_ras_n (ddr3_ras_n),
.ddr3_we_n (ddr3_we_n),
.ddr3_dq (ddr3_dq),
.ddr3_dqs_n (ddr3_dqs_n),
.ddr3_dqs_p (ddr3_dqs_p),
.ddr3_reset_n (ddr3_reset_n),
.init_calib_complete (init_calib_complete),
.ddr3_cs_n (ddr3_cs_n),
.ddr3_dm (ddr3_dm),
.ddr3_odt (ddr3_odt),
// Application interface ports
.app_addr (app_addr),
.app_cmd (app_cmd),
.app_en (app_en),
.app_wdf_data (app_wdf_data),
.app_wdf_end (app_wdf_end),
.app_wdf_wren (app_wdf_wren),
.app_rd_data (app_rd_data),
.app_rd_data_end (app_rd_data_end),
.app_rd_data_valid (app_rd_data_valid),
.app_rdy (app_rdy),
.app_wdf_rdy (app_wdf_rdy),
.app_sr_req (app_sr_req),
.app_ref_req (app_ref_req),
.app_zq_req (app_zq_req),
.app_sr_active (app_sr_active),
.app_ref_ack (app_ref_ack),
.app_zq_ack (app_zq_ack),
.ui_clk (ui_clk),
.ui_clk_sync_rst (ui_clk_sync_rst),
.app_wdf_mask (app_wdf_mask),
// System Clock Ports
.sys_clk_i (sys_clk_i),
// Reference Clock Ports
.clk_ref_i (clk_ref_i),
.sys_rst (sys_rst)
);
// End of User Design top instance
endmodule

如上图所示，app_cmd信号在①处为写ddr3命令，从bank0写到bank7。②处为ddr3读命令，从bank0读到bank7。

如图红框所示，我们采用写时序第一种情况（具体参看《第三篇：mig IP用户读写时序》）。地址每次加8，数据每次加1。

如上图红框所示，连续写数据。

如上图红框所示，app_rd_data_valid信号有效，读出数据和写入数据一致，仿真验证完成。

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配置内存IPUltraScale体系结构内存IP支持DDR3和DDR4SDRAM的配置，QDRIIPLUSSRAM和RLDRAM3型接口。截至2015.3，内存IP已被拆分基于内存接口标准和工具流，将其划分为不同的IP。“自定义IP”对话框框包含基本和高级配置选项，其中包括调试。现在记忆I/O分配过程与设计的其余部分合并，IP配置过程与其他AMDIP一致。有关IP配置和管理的更多信息过程，请参阅《
MTK8365安卓核心板_联发科MT8365(Genio 350)核心板规格参数深圳智物通讯 MT8365 MTK8365 安卓核心板 Genio 350
MTK8365安卓核心板是一款高性能的嵌入式处理器产品，基于联发科领先的SoC架构和先进的12纳米工艺。它集成了四核ARM®Cortex-A53处理器，每个核心频率高达2.0GHz，搭载强大的多标准视频加速器，支持高达1080p60fps的视频解码。此外，MTK8365还内置1300万像素的相机ISP，并支持各种内存配置，包括NAND闪存、LPDDR3、DDR3、DDR3L、LPDDR4(X)和D
[EFI]三星NP350XAA 电脑 Hackintosh 黑苹果efi引导文件黑果魏叔电脑
硬件型号驱动情况主板NP350XAA处理器赛扬双核3865U已驱动内存4GB(三星DDR3)已驱动硬盘西数WDCPCSN730SDBPNTY-256G-1027(256GB/固态硬盘)已驱动显卡IntelGMAHD610已驱动声卡暂无更多信息已驱动网卡暂无更多信息已驱动无线网卡+蓝牙暂无更多信息支持系统版本✅MacOSHighSierra(需修改机型)✅MacOSMojave(需修改机型)✅Mac
电脑升级(加装)内存条？ glRu
一、首先查明是否还有可用的内存插槽在确定要增加内存条后，需要了解电脑主板剩余可用内存插槽数量。想要查看电脑是否还有剩余的可用内存插槽，也不用那么麻烦去拆机查看。只要启动任务管理器中，切换到“性能”，再点击左侧的“内存”选项，之后在右侧下方就可以看到已使用的当前已使用内存插槽数/总内存插槽数了，如下图所示。或者直接拨打该品牌电脑的售后电话咨询也行。二、查明电脑配置支持的内存型号需要注意的是，DDR3
AM335x核心频率设置和DDR3参数调整方法 savage_sdj AM335x MPU CORE DDR3 Software Leveling
敬请期待2023/11/15更新DDR3的参数就这么多，我们来逐一解释一下每一条的含义我们的板子是使用了三星的K4B1G1646G-BCH9，1Gbit，DDR3-1333，实际因为AM335x的ddr频率最多支持400Mhz，所以只能运行在DDR3-800的频率。下面的计算，也都是按照DDR3-800来计算的。计算DDR3参数会使用到2个工具，AM335x_DDR_register_calc_t
AM335x核心板LCD信号导致DDR3内存不稳定 savage_sdj AM335x TI DDR3 LCD干扰不稳定
调试核心板时，碰到了点问题，DDR3内存始终不稳定，经过仔细调试，发现只要打开LCD显示，DDR3的数据就不定期的会有错误。为此单独在boot下做过内存测试，就是每个地址都往里写0,0xffffffff，再写0x555555550xaaaaaaaa，然后写一个顺序号，然后下一个地址，直到内存写完，最后判断整个内存里存的数据是否是顺序号（0,1,2,3,4,5……），通过则数据全部清零，从头开始再来
Linux-ARM裸机(十二)-DDR3-外接RAM内存芯片 xiaoliu_henniu linux arm开发 ubuntu 单片机
I.MX6U-ALPHA开发板上带有一个256MB/512MB的DDR3内存芯片，一般Cortex-A芯片自带RAM很小，比如I.MX6U只有128KB的OCRAM。若要运行Linux的话完全不够用，所以必须外扩一片RAM芯片，I.MX6U支持LPDDR2、LPDDR3/DDR3，I.MX6U-ALPHA开发板上使用的是DDR3，本篇记录学习如何驱动I.MX6U-ALPHA开发板上的这片DDR3。
Xilinx FPGA DDR3设计（三）DDR3 IP核详解及读写测试 FPGA技术实战 fpga开发 tcp/ip 网络协议
引言：本文我们介绍下XilinxDDR3IP核的重要架构、IP核信号管脚定义、读写操作时序、IP核详细配置以及简单的读写测试。01.DDR3IP核概述7系列FPGADDR接口解决方案如图1所示。图1、7系列FPGADDR3解决方案1.1用户FPGA逻辑（UserFPGALogic）如图1中①所示，用户FPGA逻辑块是任何需要连接到外部DDR2或DDR3SDRAM的FPGA设计。用户FPGA逻辑通过
香蕉派 banan pi BPI-M2 Magic (BPi-M2M) 四核开源物联网开发板全志 allwinner R16 A33方案 Banana Pi开源硬件 banana PI Banana pi 开源硬件 raspberry pi 香蕉派树莓派 banana pi 开源硬件
香蕉派BPI-M2Magic(BPi-M2M)是bananapi团队最新推出的一块高效率的四核物联网开发板，使用全志R16芯片与A33芯片设计。BPI-M2Magic基于四核ARMCortex-A7CPU和Mali400MP2GPU,Italsoincludesavarietyofperipherals,BPI-M2Magic板载512兆DDR3，8GEMMC存储falsh,包括MIPIDSI摄像
【****君正T40XP规格参数****】 Chat_zhanggong345 图像处理视觉检测物联网前端嵌入式硬件
一、君正T40XP功能框图二、CPU:XBurst21.2GHz双核256KBL2CacheSIMD512指令集三、MCU:内置600MHzRISC-V协处理器四、Memory:两种DDR封装模式：SIP内置DDR、外置DDR支持外置DDR2／DDR3／DDR3L，最大容量支持2GB五、AIE:NNA卷积加速硬件单元典型8T算力，支持int16／int8／int4／int2等多种量化等级内置1MB
使用MIG IP 核实现DDR3读写测试学习 QYH2023 fpga开发
1、简介DDR3SDRAM（Double-Data-RateThreeSynchronousDynamicRandomAccessMemory）是DDRSDRAM的第三代产品，相较于DDR2，DDR3有更高的运行性能与更低的电压。DDRSDRAM是在SDRAM技术的基础上发展改进而来的，同SDRAM相比，DDRSDRAM的最大特点是双沿触发，即在时钟的上升沿和下降沿都能进行数据采集和发送，同样的工
基于 ZYNQ 的双目视觉图像采集系统设计（四） QYH2023 fpga开发
1、axi_hp0_wr.v模块代码解析该模块实现AXIHP总线写入数据到DDR3的操作。该模块的接口如下。rst_n为系统复位信号；i_clk、i_data_rst_n、i_data_en和i_data为FPGA逻辑需要写入到DDR3的数据输入接口。i_clk为同步时钟信号，i_data_rst_n用于复位FIFO，i_data_en拉高表示数据总线i_data有效，将被写入到FIFO中缓存。余
【Verilog】基于Verilog的DDR控制器的简单实现（一）——初始化 wjh776a68 #Xilinx入门 #Verilog入门 fpga开发 Verilog ddr Xilinx AMD
在FPGA中，大规模数据的存储常常会用到DDR。为了方便用户使用，Xilinx提供了DDRMIGIP核，用户能够通过AXI接口进行DDR的读写访问，然而MIG内部自动实现了许多环节，不利于用户深入理解DDR的底层逻辑。本文以美光(Micron）公司生产的DDR3芯片MT41J512M8RH-093为例，说明DDR芯片的操作过程。该芯片的datasheet可以从厂商官网下载得到：（https://w
原创:拆机联想Y330笔记本 wyhwlls 联想三星 qq
昨天晚上跟朋友聊起了笔记本内存，什么DDR3代和DDR2代的区别，他们说3代比2代短，缺口不同，反正又没事，笨笨买回来还没拆过，就当是练练手，带着好奇心的驱使即将肢解俺可爱的笨笨首先是要去拆后台，拆开后如下图，螺丝拧完后，记着向上划一点，接着扣就可以全部卸下来了可以看到两根横插的DDR3代内存条，bios电池，底下还有intel5100无线网卡，调制解调器modem再做个对比，拆下硬盘和我的移动硬
【Xilinx DMA】Xilinx FPGA DMA介绍 Linest-5 FPGA fpga开发硬件工程嵌入式硬件硬件架构
DMA(DirectMemoryAccess直接内存访问)可以在不受CPU干预的情况下，完成对内存的存取。在PS和PL两端都有DMA，其中PS端的是硬核DMA，而PL端的是软核DMA。如何选用这两个DMA呢？如果从PS端的内存DDR3到I/O、DDR3、OCM，少量的数据传输就用PS端的DMA；而对于大量数据的搬运，内存DDR3到PL的软核AXIDMA，并且用HP接口以达到高速传输的效果，但是其缺
DDR3通信协议介绍篇我来挖坑啦网络单片机嵌入式硬件信息与通信 fpga开发
一.DDR3简介DDR核心技术点就在于：(1)双沿传输。(2)预取prefetch.DDR的频率：(1)核心频率(2)时钟频率(3)数据传输频率；核心频率就是内存的工作频率；DDR1内存的核心频率是和时钟频率相同的，到了DDR2和DDR3时才有了时钟频率的概念，就是将核心频率通过倍频技术得到的一个频率。数据传输频率就是传输数据的频率。DDR1预读取是2位，DDR2预读取是4位，DDR3预读取是8位
DDR终端匹配电阻的长度多少合适？凡亿教育凡亿企业培训硬件社交电子
上次我们对不加端接电阻和加端接电阻之后的仿真结果做了分析之后我们得出在DDR采用菊花链拓扑结构的时候是需要加端接电阻的，这次我们看看DDR末端的端接电阻距离最后一片DDR远一点效果好一些还是近一点效果好一些。本次采用的案例依旧是我们上期的DDR3一拖八正反贴菊花链拓扑结构。我们还是用同样的方法提取出根地址线A3的拓扑，激励信号为533MHZ.把最后一片DDR到终端电阻的距离设置成100mil的时候
linux内核如何读写ddr,Linux内核驱动之DDR3(二)内存映射 weixin_39554021 linux内核如何读写ddr
一内存映射的概念上文中的内存寻址主要讲的是内存控制器如何去访问DDR3芯片基本存储单元本文中的内存映射主要讲的是如何将内存控制器管理的DDR3芯片地址空间映射到SOC芯片为DDR3预留的地址范围。比如基于ARM的SOC芯片，DDR3的预留地址一般都是0x80000000，如果没有使用内存映射，SOC去访问0x80000000地址时会造成整个系统崩溃，因为访问的地址并不存在实际的内存DDR3控制器有
AX7A200教程(9): ov5640摄像头输出显示720p视频虚无缥缈vs威武 AX7A200 ov5640摄像头 fpga开发 ddr3 verilog
一，功能框图ov5640摄像头视频通过ddr3缓存后，最后使用hdmi接口进行输出显示二，摄像头硬件说明2.1，像头硬件管脚如下图所示，一共18个管脚2.2，摄像头电源初始化时序因这个ov5640摄像头是买的老摄像头，所以需要对Reset和PWDN的电源上电进行控制，控制时序如下图所示。2.3，电源初始化程序其中cmos_pwdn和cmos_rst_n为电源初始化管脚，初始化完成后，power_d
科技云报道：DDR5火了！揭开下一代超高速内存的秘密科技云报道科技
科技云报道原创。在最新的存储市场动态中，存储芯片大厂的减产策略显现出其效果，特别是在DDR内存领域。根据台湾工商时报的最新报道，第四季度的内存芯片合约价格出现了超出预期的上涨。这一价格变动尤其在DDR5芯片上表现突出，其价格上涨幅度达到了15-20%，而DDR4和DDR3的涨幅分别为10-15%和10%。这些数字远高于原先预估的5-10%的涨幅。在这背后是三星、SK海力士等国际存储器大厂的减产行动
紫光FPGA DDR3 IP使用和注意事项（axi4协议） @晓凡 FPGA学习之路 fpga开发
紫光DDR3IP使用对于紫光ddr3IP核的使用需要注意事情。阅读ddrip手册：1、注意：对于写地址通道，axi_awvalid要一直拉高，axi_awready才会拉高。使用的芯片型号时PG2L100H-6FBG676，不同的型号IP核接口和axi的握手协议也不一样（一定要注意），这点要注意，这也给我挖了一个很大的坑，一把心酸一把泪啊。下图是上板之后通过debug和jtag_hubIP核抓取的
2020-07-27查看电脑内存条参数我们一起舔过铁栏杆
使用cmd查看电脑的内存条参数>wmic>memorychip输入这两条命令就可以查看电脑的内存条内存、厂家、频率等参数任务管理器中也会有内存条的参数内存容量，ddr，插槽使用个数简要信息笔记本内存条存在低压版本，ddr3l指的就是低压版本。ddr3就是正常版本。
测试信号软件数值,利用DDR3数据眼图测试来实现快速检查信号质量 Tranyn.X 测试信号软件数值
工程师要快速检查信号质量，眼图测试有助于在极短时间内获悉信号完整性状况。测试DDR接口信号质量时，数据眼图分析有助于揭示潜在的信号完整性问题。因此，许多信号完整性工程师都使用眼图功能迅速测定DDR接口性能。虽然一致性测试能够根据JEDEC规范验证数据、地址、控制和时钟信号组的信号特性，但无法灵活、迅速地调试信号完整性问题。眼图测试的主要挑战包括需要分离读/写周期，以及重叠数据突发的连续位，以便根据
【硬件适配】基于PowerPC64架构的内存测试方法和频率设置 wyh_halo 硬件适配 linux 驱动开发 c语言 mcu 嵌入式硬件
基于PowerPC64架构的内存测试方法和频率设置概述环境内存测试1.UBOOT下的DDR3的BIST测试2.UBOOT下的DDR的自定义测试3.系统下的压力测试频率设置1.内存bus的频率设置2.内存的数据选择脉冲（DQS）频率设置概述因一些外部原因，设备使用的内存条存在多个品牌的现象，在PowerPC64架构的环境中，有些内存在使用时候出现读写问题，从而导致程序出现异常现象。于是在UBOOT启
zynq7000 PL读写DDR3----实验笔记 swang_shan Vivado Block Design axi_master block design 自定义IP核
环境：vivado2018.3芯片：xc7z100ffg900-2本实验参考资料主要来源：https://www.eefocus.com/antaur/blog/17-08/423773_0818c.html实验目的：将ADC接收的数据先存入DDR3，待PS端读取完成后，再存入一批。1、工程规划DDR芯片的管脚是绑定到Zynq的DDR接口上的。而Zynq系统的这个DDR总线接口有是链接在其内部“M
java责任链模式 3213213333332132 java 责任链模式村民告县长
责任链模式，通常就是一个请求从最低级开始往上层层的请求，当在某一层满足条件时，请求将被处理，当请求到最高层仍未满足时，则请求不会被处理。就是一个请求在这个链条的责任范围内，会被相应的处理，如果超出链条的责任范围外，请求不会被相应的处理。下面代码模拟这样的效果：创建一个政府抽象类,方便所有的具体政府部门继承它。 package 责任链模式; /** *
linux、mysql、nginx、tomcat 性能参数优化 ronin47
一、linux 系统内核参数 /etc/sysctl.conf文件常用参数 net.core.netdev_max_backlog = 32768 #允许送到队列的数据包的最大数目 net.core.rmem_max = 8388608 #SOCKET读缓存区大小 net.core.wmem_max = 8388608 #SOCKET写缓存区大
php命令行界面 dcj3sjt126com PHP cli
常用选项 php -v php -i PHP安装的有关信息 php -h 访问帮助文件 php -m 列出编译到当前PHP安装的所有模块执行一段代码 php -r 'echo "hello, world!";' php -r 'echo "Hello, World!\n";' php -r '$ts = filemtime("
Filter&Session 171815164 session
Filter HttpServletRequest requ = (HttpServletRequest) req; HttpSession session = requ.getSession(); if (session.getAttribute("admin") == null) { PrintWriter out = res.ge
连接池与Spring,Hibernate结合 g21121 Hibernate
前几篇关于Java连接池的介绍都是基于Java应用的，而我们常用的场景是与Spring和ORM框架结合，下面就利用实例学习一下这方面的配置。 1.下载相关内容： &nb
[简单]mybatis判断数字类型 53873039oycg mybatis
昨天同事反馈mybatis保存不了int类型的属性,一直报错，错误信息如下: Caused by: java.lang.NumberFormatException: For input string: "null" at sun.mis
项目启动时或者启动后ava.lang.OutOfMemoryError: PermGen space 程序员是怎么炼成的 eclipse jvm tomcat catalina.sh eclipse.ini
在启动比较大的项目时，因为存在大量的jsp页面，所以在编译的时候会生成很多的.class文件，.class文件是都会被加载到jvm的方法区中，如果要加载的class文件很多，就会出现方法区溢出异常 java.lang.OutOfMemoryError: PermGen space. 解决办法是点击eclipse里的tomcat，在
我的crm小结 aijuans crm
各种原因吧，crm今天才完了。主要是接触了几个新技术： Struts2、poi、ibatis这几个都是以前的项目中用过的。 Jsf、tapestry是这次新接触的，都是界面层的框架，用起来也不难。思路和struts不太一样，传说比较简单方便。不过个人感觉还是struts用着顺手啊，当然springmvc也很顺手，不知道是因为习惯还是什么。jsf和tapestry应用的时候需要知道他们的标签、主
spring里配置使用hibernate的二级缓存几步 antonyup_2006 java spring Hibernate xml cache
．在spring的配置文件中 applicationContent.xml，hibernate部分加入 xml 代码 <prop key="hibernate.cache.provider_class">org.hibernate.cache.EhCacheProvider</prop> <prop key="hi
JAVA基础面试题百合不是茶抽象实现接口 String类接口继承抽象类继承实体类自定义异常
/* * 栈（stack）：主要保存基本类型（或者叫内置类型）（char、byte、short、 *int、long、 float、double、boolean）和对象的引用，数据可以共享，速度仅次于 * 寄存器（register），快于堆。堆（heap）：用于存储对象。 */ &
让sqlmap文件 "继承" 起来 bijian1013 java ibatis sqlmap
多个项目中使用ibatis , 和数据库表对应的 sqlmap文件（增删改查等基本语句)，dao, pojo 都是由工具自动生成的, 现在将这些自动生成的文件放在一个单独的工程中，其它项目工程中通过jar包来引用，并通过"继承"为基础的sqlmap文件，dao,pojo 添加新的方法来满足项
精通Oracle10编程SQL(13)开发触发器 bijian1013 oracle 数据库 plsql
/* *开发触发器 */ --得到日期是周几 select to_char(sysdate+4,'DY','nls_date_language=AMERICAN') from dual; select to_char(sysdate,'DY','nls_date_language=AMERICAN') from dual; --建立BEFORE语句触发器 CREATE O
【EhCache三】EhCache查询 bit1129 ehcache
本文介绍EhCache查询缓存中数据，EhCache提供了类似Hibernate的查询API，可以按照给定的条件进行查询。要对EhCache进行查询，需要在ehcache.xml中设定要查询的属性数据准备 @Before public void setUp() { //加载EhCache配置文件 Inpu
CXF框架入门实例白糖_ spring Web 框架 webservice servlet
CXF是apache旗下的开源框架，由Celtix + XFire这两门经典的框架合成，是一套非常流行的web service框架。它提供了JAX-WS的全面支持，并且可以根据实际项目的需要，采用代码优先（Code First）或者 WSDL 优先（WSDL First）来轻松地实现 Web Services 的发布和使用，同时它能与spring进行完美结合。在apache cxf官网提供
angular.equals boyitech AngularJS AngularJS API AnguarJS 中文API angular.equals
angular.equals 描述: 比较两个值或者两个对象是不是相等。还支持值的类型，正则表达式和数组的比较。两个值或对象被认为是相等的前提条件是以下的情况至少能满足一项：两个值或者对象能通过=== （恒等）的比较两个值或者对象是同样类型，并且他们的属性都能通过angular
java-腾讯暑期实习生-输入一个数组A[1,2,...n]，求输入B，使得数组B中的第i个数字B[i]=A[0]*A[1]*...*A[i-1]*A[i+1] bylijinnan java
这道题的具体思路请参看何海涛的微博：http://weibo.com/zhedahht import java.math.BigInteger; import java.util.Arrays; public class CreateBFromATencent { /** * 题目：输入一个数组A[1,2,...n]，求输入B，使得数组B中的第i个数字B[i]=A
FastDFS 的安装和配置修订版 Chen.H linux fastDFS 分布式文件系统
FastDFS Home:http://code.google.com/p/fastdfs/ 1. 安装 http://code.google.com/p/fastdfs/wiki/Setup http://hi.baidu.com/leolance/blog/item/3c273327978ae55f93580703.html 安装libevent (对libevent的版本要求为1.4.
[强人工智能]拓扑扫描与自适应构造器 comsci 人工智能
当我们面对一个有限拓扑网络的时候,在对已知的拓扑结构进行分析之后,发现在连通点之后,还存在若干个子网络,且这些网络的结构是未知的,数据库中并未存在这些网络的拓扑结构数据....这个时候,我们该怎么办呢? 那么,现在我们必须设计新的模块和代码包来处理上面的问题
oracle merge into的用法 daizj oracle sql merget into
Oracle中merge into的使用 http://blog.csdn.net/yuzhic/article/details/1896878 http://blog.csdn.net/macle2010/article/details/5980965 该命令使用一条语句从一个或者多个数据源中完成对表的更新和插入数据. ORACLE 9i 中，使用此命令必须同时指定UPDATE 和INSE
不适合使用Hadoop的场景 datamachine hadoop
转自：http://dev.yesky.com/296/35381296.shtml。　　Hadoop通常被认定是能够帮助你解决所有问题的唯一方案。当人们提到“大数据”或是“数据分析”等相关问题的时候，会听到脱口而出的回答：Hadoop! 实际上Hadoop被设计和建造出来，是用来解决一系列特定问题的。对某些问题来说，Hadoop至多算是一个不好的选择，对另一些问题来说，选择Ha
YII findAll的用法 dcj3sjt126com yii
看文档比较糊涂，其实挺简单的： $predictions=Prediction::model()->findAll("uid=:uid",array(":uid"=>10)); 第一个参数是选择条件：”uid=10″。其中:uid是一个占位符，在后面的array(“:uid”=>10)对齐进行了赋值；更完善的查询需要
vim 常用 NERDTree 快捷键 dcj3sjt126com vim
下面给大家整理了一些vim NERDTree的常用快捷键了，这里几乎包括了所有的快捷键了，希望文章对各位会带来帮助。切换工作台和目录 ctrl + w + h 光标 focus 左侧树形目录ctrl + w + l 光标 focus 右侧文件显示窗口ctrl + w + w 光标自动在左右侧窗口切换ctrl + w + r 移动当前窗口的布局位置 o 在已有窗口中打开文件、目录或书签，并跳
Java把目录下的文件打印出来蕃薯耀列出目录下的文件文件夹下面的文件目录下的文件
Java把目录下的文件打印出来 >>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>> 蕃薯耀 2015年7月11日 11:02:
linux远程桌面----VNCServer与rdesktop hanqunfeng Desktop
windows远程桌面到linux，需要在linux上安装vncserver，并开启vnc服务，同时需要在windows下使用vnc-viewer访问Linux。vncserver同时支持linux远程桌面到linux。 linux远程桌面到windows，需要在linux上安装rdesktop，同时开启windows的远程桌面访问。下面分别介绍，以windo
guava中的join和split功能 jackyrong java
guava库中，包含了很好的join和split的功能，例子如下： 1）将LIST转换为使用字符串连接的字符串 List<String> names = Lists.newArrayList("John", "Jane", "Adam", "Tom");
Web开发技术十年发展历程 lampcy android Web 浏览器 html5
回顾web开发技术这十年发展历程： Ajax 03年的时候我上六年级，那时候网吧刚在小县城的角落萌生。传奇，大话西游第一代网游一时风靡。我抱着试一试的心态给了网吧老板两块钱想申请个号玩玩，然后接下来的一个小时我一直在，注，册，账，号。彼时网吧用的512k的带宽，注册的时候，填了一堆信息，提交，页面跳转，嘣，”您填写的信息有误，请重填”。然后跳转回注册页面，以此循环。我现在时常想，如果当时a
架构师之mima-----------------mina的非NIO控制IOBuffer(说得比较好) nannan408 buffer
1.前言。如题。 2.代码。 IoService IoService是一个接口，有两种实现：IoAcceptor和IoConnector；其中IoAcceptor是针对Server端的实现，IoConnector是针对Client端的实现；IoService的职责包括： 1、监听器管理 2、IoHandler 3、IoSession
ORA-00054:resource busy and acquire with NOWAIT specified Everyday都不同 oracle session Lock
[Oracle] 今天对一个数据量很大的表进行操作时，出现如题所示的异常。此时表明数据库的事务处于“忙”的状态，而且被lock了，所以必须先关闭占用的session。 step1，查看被lock的session： select t2.username, t2.sid, t2.serial#, t2.logon_time from v$locked_obj
javascript学习笔记 tntxia JavaScript
javascript里面有6种基本类型的值:number、string、boolean、object、function和undefined。number：就是数字值，包括整数、小数、NaN、正负无穷。string:字符串类型、单双引号引起来的内容。boolean:true、false object:表示所有的javascript对象，不用多说function:我们熟悉的方法，也就是
Java enum的用法详解 xieke90 enum 枚举
Java中枚举实现的分析：示例： public static enum SEVERITY{ INFO,WARN,ERROR } enum很像特殊的class，实际上enum声明定义的类型就是一个类。而这些类都是类库中Enum类的子类 (java.l

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