Altera时序约束

前言

最近在调试一个USB传输图像的项目，开始图像传输很稳定，中途客户说需要新增加一个可调分辨率的功能，由于程序中我都是用的参数形式赋值，理论上在程序中只用修改分辨率的参数即可，但是将参数修改完以后，发现出不了图像，头疼啊。。。分析了好久，都没找到问题，仿真看时序也是没有问题的。那会是什么问题呢？突然想到，会不会是综合后的时序有问题呢（建立保持时间不够），我在网上找了很多关于ALTERA时序约束的文章，读完后感觉还是一头雾水，后来想到可以咨询一下我的FPGA供应商。他给我了一些建议，最终在他的帮助下，加了时钟约束语句，一切OK。完美啊！又学到一招，哇哈哈，为了防止大家遇到和我一样的问题，特意将方法分享出来，免得各们走弯路，如果有大神能多分享一些关于时序约束的方法，在下感激不尽，技术无止尽！

方法

在工程文件中找到.qsf文件，并打开。然后添加约束语句，如下图所示：

该工程需要约束的时钟信号为：cmos_ext_pclk和local_clk_24m_p24。所以，只需要把该工程的时钟信号替换成你需要约束的时钟信号即可。然后再编译综合