fpga闪烁的led灯

module demo_led(clk,rst_n,led_out);
input clk;
input rst_n;
output led_out; //


reg rled_out;

parameter time1 = 23'd5_000_000;//晶振为50hz
reg [22:0] count;

always @(posedge clk or negedge rst_n)
 if(!rst_n  )//复位信号为0时，执行
 begin
    count <= 23'd0;
    rled_out<=1'b0;
 end
 else if(count == time1) 
 begin 
    count <= 23'd0;
    rled_out<=~rled_out;
 end
 else count <= count + 1'b1;

//always @(posedge clk or negedge rst_n)
//if(!rst_n) rled_out = 1'b0;
//else rled_out = 1'b1;
assign led_out = rled_out;
endmodule

心得：
1 、verilog语言模块
①模块的标志：module – endmodule
②端口（输出，输入口），输入输出端口说明，可以使用2001风格的verilog进行编写；资源说明；程序控制（一般在always快中）
③注意在编写if else语句时，养成加入begin-end的习惯，特别是if/else语句下面有多条执行语句
④模块调用时自顶向下的
⑤一个模块的多个always是并行执行的，always中是顺序执行的