verilog +：，-：的理解

转载：https://blog.csdn.net/SLAM_masterFei/article/details/104896258

一般而言对于类似多位输出赋值，一般而言是这样的：

wire a [MSB:LSB];
assign a=b[MSB:LSB];

这里的MSB 和LSB 都需要是常数而不能是变量，那么现实中很有可能需要对变量来进行操作，比如多路选择器等等，那么就可以用到 -：和+：操作符了，具体用法如下：

module top_module( 
    input [1023:0] in,
    input [7:0] sel,
    output [3:0] out );
 
    assign out=in[sel*4+3 -:4];
endmodule

对该语法的理解可以参照：

a=[15-:8]==[15:8]
a=[0+:8]==[7:0]