高层次综合（HLS）-简介

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高层次综合（HLS）-简介

本文是我近段时间的学习总结，主要参考了Xilinx的技术文档以及部分网上其他资料。文档主要包括ug998《Introduction to FPGA Design Using High-Level Synthesis》，ug871《Vivado Design Suite Tutorial ：High-level Synthesis》,ug902《Vivado Design Suite User Guide：High-level Synthesis》。受限于个人的FPGA水平，且对于Vivado hls了解不多，如有错误及不当之处，还请指正。

 

1.为什么要HLS？

    HLS是FPGA代码的综合技术。FPGA的基本知识可以从FPGA学习之基本结构得到。Xilinx的文档《Introduction to FPGA Design with Vivado High-Level Synthesis》中的两幅图可以很好的回答这一问题。

    上图表明，虽然FPGA具有的高的性能，然而采用RTL设计FPGA代码需要较长的开发时间。

    然而，采用HLS之后，FPGA开发的时间大大降低了，甚至低于DSP和GPU。

    《Introduction to FPGA Design with Vivado High-Level Synthesis》在Xilinx Documentation 的分类中，这本用户手册被分到了Methodology Guides中去。与大部分文档不同，这本文档的角度很不一样。这本文档尽可能用简单的方式介绍FPGA，面相对象是软件工程师。在之前的文档中是没有Methodology Guides这个分类的，这大抵也说明了HLS的意义。

    FPGA等的产生使得开发具有了更强的灵活性和高效性，HLS的逐步完善使得FPGA的开发高效性更进一步。技术的发展使得人们可以把精力放在设计上，而更少的去关注底层的东西。

2.HLS是什么？

    Vivado的HLS工具的前世今生可以从AutoESL与Xilinx那些人和事中看到，这篇文章写得很有趣。HLS是高层次综合的的简称，“综合”即“Synthesis”，在ug627《XST User Guide》中解释综合是将程序代码翻译为称为NGC的特殊网表文件中，这样才能够对其进行实现。

    至于“层次”，或许可以这样理解。书中一般把FPGA设计分为以下几个级别（对于这个分级实际上没有一个特定的说法，可以参考第13章抽象级别的描述）：

• 系统级
• 算法级
• RTL级
• 门级、开关级

    一般认为RTL级及以下设计是可用的，“层次”即从什么角度去描述想要实现的功能。譬如，a xor b采用门级描述就是a，b是一个异或门的输入；而采用高一点层次描述就是a+b。显然，越低层次的描述越困难，后文例子中也能发现这一点。

    HLS就是从高层次描述，之后综合成可用的网表文件的技术。这里的“高”指采用C、C++等编写程序，而不是传统的HDL语言。然而，实际上Vivado套件中是预先采用Vivado HLS这个软件将C程序转换成为Verilog HDL或者VHDL代码，之后进行下一步操作的，并不是直接综合C代码。

3.Vivado HLS功能

    对于Vivado HLS（注意“HLS”，不是vivado这个软件）的使用，《Vivado Design Suite Tutorial ：High-level Synthesis》是一本很好的入门指南。通过几个具体的例子，文档手把手的介绍了Vivado HLS的使用方式以及功能。《Vivado Design Suite User Guide ：High-level Synthesis》则致力于教你如何编写合适的C代码以及test bench。本节介绍其功能，使用方法参考Xilinx文档。以下内容来自上述两文档。

 

C Synthesis

    Vivado HLS实现的最基本的功能是将C代码综合为HDL代码。下面是其中的一个例子（代码为Xilinx例程）

c代码

  View Code

    程序中采用了移位寄存器，是一个fir滤波器。实际上实现了以下功能：

verilog代码（可复杂了，不要点开看……），分了三个部分

  View Code

  View Code

  View Code

Optimization&analysis

    通过指定不同的Directive，可以得到不同要求下的优化结果。下面的报告是指定Loop Unroll前后的对比。可以看出solution3中只需要约1/5的时钟周期就能完成计算，随之而来的是成倍的资源需求。

    上述优化以吞吐量为目标的，利用流水结构以及Unrolled loop可以优化吞吐量，理由如下图

 

    吞吐量优化正是利用了FPGA全并行的特性。其他优化目标的具体内容可以参考ug902《Vivado Design Suite User Guide ：High-level Synthesis》.

RTL验证及导出

    RTL验证的流程很简单，写好testbench，软件就能自动验证了，之后自动对比输出值和目标值，相等就通过了。

    至于导出，如果所有的事情Vivado HLS都做完了，那么还要Vivado干什么呢？点击RTL export，就能以Vivado工程的形式或者IP core将生成的代码导出，进行下一步处理了。

4.总结

     懂得不多，没什么好总结的。越来越觉得Xilinx的文档无所不有了，或许正是这个原因导致网上的其他资料比较少吧。Xilinx还有很多入门视频，不过我都打不开……这个网站上有很多资料，不过比较混乱……所以还是看文档吧。

 

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