【踩坑】并行线程消息通信——内存双缓冲存储区的实现(单向数据流动)

  近期，由于需要将运行度差异较大的三个功能模块，整合到一个系统中，此处不如将三个模块分别记为,它们的关系用图表示如下：

                                

  其中，A,B,C三个模块分别运行在200Hz,40Hz和1kHz的频率上，且它们之间的数据流动方向是单向数据流动，即不存在两个并行模块同时往一个缓存Buffer里面写的情况，也就是说，没有写入竞争的情况发生。

本来以为只要没有这种写入竞争的可能，上图的解决方式便可以使得这三个模块很好的并行运行了，事实证明还是too naive...

总之：只要你写入Buffer的数据并不能保证总是最终结果，也就是说写入缓冲Buffer中可能存在中间结果，那么上述方式就有可能会导致读方线程读缓冲区时读到“脏数据”——中间结果。

类似于图形学中显示模式的双缓冲机制，采取双缓冲可以解决这个问题，即:

• 一个缓冲区为写缓冲区,Write Buffer,其中可以存放“中间结果“；
• 另一个缓冲区为读缓冲区,Read Buffer,只有最终结果才会被写入这个缓冲区。

改进的系统各模块组织形式如下图：

如此组织，便可以保证Read Buffer里面存放的始终是最终结果，也就避免了读到“毫无意义”的“脏数据”中间结果了。

之前单缓冲区的实现，读方线程经常会读到一些莫名其妙的中间数据，产生不正确的输出，这么一改之后，就不会有这种现象了。

目前并行化过程中踩到的坑就是这个了，如果还有其他的，再来更新~