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FPGA小白到项目实战：Verilog+Vivado全流程通关指南（附光学类岗位技能映射）阿牛的药铺算法移植部署 fpga开发 verilog
FPGA小白到项目实战：Verilog+Vivado全流程通关指南（附光学类岗位技能映射）引言：为什么这个FPGA入门路线能帮你快速上岗？本文设计了一条**"Verilog语法→工具链操作→光学项目实战→岗位技能对标"的阶梯式学习路径。不同于泛泛而谈的FPGA教程，我们聚焦光学类产品开发**核心能力（时序接口设计、图像处理算法移植、高速接口应用），通过3个递进式项目（从LED闪烁到图像边缘检测），
Xilinx Vivado开发环境快速导出hdf文件（bat批处理）
XilinxFPGA使用Vivado开发环境创建MicroBlaze软核或ZYNQPS侧SDK逻辑工程时，需要FPGA侧搭建的硬件平台文件，即hdf文件，常规方式是编译完成生成bit流文件后，通过File->Export->ExportHardware菜单来导出，在弹出的菜单再选择要导出的路径和文件名称等，这个过程比较繁琐，通过观察TCL终端窗口：update_compile_order-file
Xilinx系FPGA学习笔记（三）Vivado的仿真及ILA使用贾saisai FPGA学习 fpga开发学习笔记
系列文章目录文章目录系列文章目录前言仿真验证（类似modelsim）ILA在线调试工具添加ILAILA的例化ILA的使用前言接着学习vivado的使用方法仿真验证（类似modelsim）首先类似添加.v文件的方法，在File-AddSource中选择Addorcreatesimulationsources或者直接在Sources里面选就行然后就编写testbench，类似之前介绍的modelsim
[FPGA工具]FPGA 文件格式转换工具 S＆Z3463 FPGA开发工具 fpga开发
SZFPGA文件格式转换工具概述SZFPGA文件格式转换工具（版本V1.0.0）是一款专为FPGA文件格式转换设计的工具，旨在帮助用户将基于Vivado的FPGA文档格式转换为适用于XilinxVivado工具链的格式。本工具支持多种FPGA文档格式的转换，包括BIT转BIN、BIT转MCS、MCS转BIN以及SPIFlash加载等功能。本文档将详细介绍工具的主要功能、使用需求、转换要求、SPI使
XILINX FPGA如何做时序分析和时序优化？ InnoLink_1024 FPGA Verilog RTL设计 fpga开发
时序分析和时序优化是FPGA开发流程中关键步骤，确保设计在目标时钟频率下正确运行，避免时序违例（如建立时间或保持时间不足）。以下以XilinxKintex-7系列FPGA为例，详细介绍时序分析和时序优化的方法、工具、流程及实用技巧，结合Vivado工具链，力求清晰、全面且实用。1.时序分析概述时序分析的目的是验证FPGA设计是否满足时序约束，即信号在规定时间内正确传递，确保逻辑功能和性能。时序分析
xilinx工具编译ADI官方no-os和HDL工程步骤 ni1978 驱动 fpga c语言驱动开发
以AD738x这款ADC为例，xilinx软件版本为2022.2：HDL工程：下载HDL工程：GitHub-analogdevicesinc/hdlathdl_2022_r2（GitHub-analogdevicesinc/hdlathdl_2022_r2）解压后，打开vivado2022.2，此时不要建工程，在tclconsole里输入cdc:/hdl-hdl_2022_r2/projects/
xilinx SDK为什么可以通过ID找到DMA控制器的基地址
在XilinxSDK中，通过设备ID（DeviceId）找到DMA控制器的基地址（BaseAddr）的过程依赖于一套完整的硬件-软件协同设计体系。1.硬件设计阶段：Vivado的配置生成(1)IP核参数化当在Vivado中配置AXIDMAIP核时，所有硬件参数（如基地址、数据宽度、中断号等）会被记录在设计描述文件中。关键参数：BaseAddress：由地址分配器自动或手动分配（如0x4000000
VIVADO生成DCP和EDF指南 cycf fpga开发
VIVADO生成DCP和EDF文章目录VIVADO生成DCP和EDF前言一、DCP封装二、EDF封装前言详细步骤就不贴图了，网上一大堆在Vivado中，常用的三种封装形式有三种：●IP●edif●dcp在下文之前，先看几个概念out_of_context：和global相对，out_of_context就是将上下文分离，在综合的时候，只是将这个module作为一个整体，类似IP生成的时候，选择gl
Vivado使用误区与进阶【1.0】 BinaryStarXin FPGA技术汇总分享4 FPGA技术汇总分享3 fpga开发硬件工程 dsp开发嵌入式硬件 Vivado 和 XDC Vivado 日志
UltraFAST™是Xilinx©在2013年底推出的一套设计方法学指导，旨在指引用户最大限度地利用现有资源，提升系统性能，降低风险，实现更快速且可预期的设计。面向Vivado®的UltraFAST方法学的主体是UG949文档，配合相应的Checklist，随Vivado版本同时更新，用户可以在Xilinx的主页上免费下载。目前，针对Vivado设计套件的UltraFAST中文版也已经上市，另外
VIVADO导出仿真数据到MATLAB中进行分析 FPGA与信号处理 FPGA学习记录 VIVADO SIMULATION 导出仿真数据 TXT MATLAB
VIVADO导出仿真数据到MATLAB中进行分析目录前言一、导出仿真数据需要编写的RTL代码二、MATLAB读入txt文件中的数据三、需要注意的点总结前言在使用XilinxVivado进行FPGA开发时，如何将RTL仿真生成的数据导出，进行进一步分析与可视化，是很多开发者常遇到的问题。Vivado自带仿真工具不支持直接导出仿真数据，但是我们可以通过编写一段简单的RTL代码即可将需要的仿真数据保存到
[Labtoolstcl 44-513] HW Target shutdown. Closing target: localhost:3121/xilinx_tcf/Digilent/21025113 hahaha6016 硬件设计 fpga开发
然后之后每次进行代码编译，综合，执行之后，就会提示error。工具有问题，将vivado工具关闭，重新打开，然后再打开工程，重新编译。
FPGA基础 -- Verilog 禁止语句
关于Verilog中“禁止语句”的详细培训讲解**，结合可综合设计与仿真行为的角度，深入讲解Verilog中的“禁止类语句”（即综合时应避免或仅用于仿真的语句）：一、Verilog中的“禁止语句”概念所谓“禁止语句”（或说非综合语句），是指不能被综合工具（如Vivado、Quartus、Synplify）综合到门级电路中，仅用于仿真或调试目的的语法结构。使用这些语句不会被转换为实际的逻辑门或触发器
ZYNQ笔记（二十）：Clocking Wizard 动态配置 W以至千里 ZYNQ 笔记 fpga开发
版本：Vivado2020.2（Vitis）任务：ZYNQPS端通过AXI4Lite接口配置ClockingWizardIP核输出时钟频率目录一、介绍二、寄存器定义三、配置四、PS端代码一、介绍Xilinx的ClockWizardIP核用于在FPGA中生成和管理时钟信号。它支持动态重配置（DynamicReconfiguration），允许在运行时通过AXI4-Lite接口或DRP接口（这两个接口
实验二：数码管动态显示实验俺不是西瓜太郎´•ﻌ•` 实验报告 fpga开发
实验二数码管动态显示实验报告目录实验目的实验内容原理描述VerilogHDL设计源代码Testbench仿真代码及仿真结果XDC文件配置下板测试实验体会实验视频与图片实验目的设计具有异步复位、同步置数（可选）的十进制计数器（模值为学号后3位），并利用数码管动态显示计数值，实现一个秒计数器功能，数字每加一即为一秒。实验内容原理描述本实验采用层次化设计思想，分为三个主要模块：十进制计数器：具有异步复位
实验一：数据选择器实验俺不是西瓜太郎´•ﻌ•` 实验报告 fpga开发
实验一数据选择器实验报告目录实验目的实验内容原理描述VerilogHDL设计源代码Testbench仿真代码及仿真结果XDC文件配置下板测试实验体会实验照片实验目的熟悉使用VerilogHDL的三种不同描述方式进行基本逻辑电路建模，实现数据扩展。学习使用Vivado进行逻辑设计的基本流程。学习使用Nexys4FPGA硬件开发板，了解开发板主要的外围接口。了解设计源代码与仿真代码的区别。实验内容原理
大实验：基于赛灵思csg324100T，pmodMAXsonar的危险距离警报俺不是西瓜太郎´•ﻌ•` 实验报告 fpga开发
实验五危险距离报警器实验报告目录实验目的实验内容原理描述VerilogHDL设计源代码XDC文件配置下板测试实验体会实验照片实验目的利用NEXYSA7及verilog代码制作危险距离报警器，借助pmod模块MaxSonar实现测距功能。应用场景包括：倒车入库刮蹭警示、汽车盲区检测防误伤、极端天气水位警报等。实验内容原理描述1.流水灯实现通过计数器cnt和led_control，实现0.2s为周期的
USB转JTAG、USB转I2C、USB转SPI、USB转RS121/RS422/RS485芯片调试笔记 vx：module1066 信号处理模块笔记
1.1测试环境1.1.1整体环境介绍测试环境说明板卡：pcie403板卡主控芯片：Xilinxxcvu13p-fhgb2104-2调试软件：Vivado2018.3代码环境：Vscodeutf-8测试工程：pcie403_user_top1.1.2硬件介绍UDPCIe-403使用VU13P+ZYNQ+FMC插槽架构，对外数据接口使用PCIe3.0x16和PCIe4.0x8进行数据通信或传输，支持千
通过vivado HLS设计一个FIR低通滤波器 fpga和matlab Vivado HLS开发 vivado HLS FIR低通滤波器
目录1.FIR参数确定2.FIR系数计算3.C/C++代码实现4.VivadoHLS项目创建与配置4.1在VivadoHLS中创建新项目并配置4.2在VivadoHLS中执行C仿真4.3执行C综合以将C代码转换为RTL4.4进行RTL级仿真验证4.5导出IP4.6在Vivado中集成IPVivadoHLS是一款强大的高层次综合工具，可将C/C++代码转换为硬件描述语言（HDL），显著提升FPGA开
vivadoHLS优化 ailao4622
//HLS数据类型：ap_fixed--------------------------------------------------------------------------（优化）Directive（函数/类->变量/对象）InsertDirective（优化措施ug902->designoptimization）Directive:DATA_PACK对结构体打包:INTERFACE对
【FPGA教程案例2】基于vivado核的NCO正弦余弦发生器设计与实现 fpga和matlab ★教程2:fpga入门100例 NCO DDS FPGA教程
FPGA教程目录MATLAB教程目录---------------------------------------------------------------------------------------本课程成果预览目录1.软件版本2.本算法理论知识3.核心代码4.操作步骤与仿真结论5.参考文献1.软件版本vivado2019.22.本算法理论知识在通信系统中，
Vivado程序固化到Flash 白码王子小张 Vivado工具使用 Xilinx vivado FPGA
在上板调试FPGA时，通常使用JTAG接口下载程序到FPGA芯片中，FPGA本身是基于RAM工艺的器件，因此掉电后会丢失芯片内的程序，需要重新烧写程序。但是当程序需要投入使用时不能每一次都使用JTAG接口下载程序，一般FPGA的外围会有非易失性存储器：Flash或SD卡等，可以将程序加载进去，这样下次上电后可以直接从该存储器中读取程序并启动配置。在使用Vivado固化程序时，通常有两种文件格式可以
vivado ROM ip核的使用明天冰雪封山 fpga ip核 fpga开发
ROM介绍ROM代表只读存储器（Read-OnlyMemory），是一种电子存储设备，用于存储计算机系统启动程序、固件、操作系统和其他重要数据，比如说电脑中使用的磁盘。与随机存储器（RAM）不同，ROM存储的数据一旦写入后断电后不会丢失，RAM断电后数据直接丢失，因此ROM也被称为非易失性存储器（Non-VolatileMemory）。FPGA中是有一定的存储资源,常见就是BRAM,本实验通过调用
小白入门FPGA设计，如何快速学习？ IC与FPGA设计 FPGA fpga开发学习
很多刚入门的小伙伴，初次听说FPGA（现场可编程门阵列），脑子里只有一个字：玄！什么“时序逻辑”“Verilog”“Vivado”，仿佛一夜之间掉进了电子黑魔法的深坑。但真相是——FPGA，其实没有你想得那么难。只是你需要一套适合小白体质的学习方法，走对第一步，就能少走很多弯路。今天这篇文章，就带你从零出发，搞懂：小白怎么系统学习FPGA？有哪些推荐路径？最容易卡住的坑怎么避？一、FPGA是啥？能
Vivado仿真波形不显示怎么解决？ Dreamboat_Soc fpga
求助各位大佬，在使用vivado仿真测试时，部分信号有数据，但是无法显示具体波形，只有几个点（如下图所示），请问一下是什么原因、该如何解决？
UDP--DDR--SFP,FPGA实现之ddr axi读写驱动模块爱学习的张哥 udp fpga开发 ddr AXI 网络协议
ddraxi读写驱动模块实现介绍该模块主要功能为：接收数据读写op指令，将其转换为AXI4总线形式其逻辑较为简单，而关于AXI4的时序，建议读者使用vivado封装两个AXI4的ip核，一个主机，一个从机，进行学习，笔者在这里便不进行赘述，如果有读者想要了解，欢迎在评论区进行讨论，笔者后期可能会进行文章专栏讲解。其工作原理即是，检测到op指令有效，进行相应的读写操作，AXI4读写数据的流程是AXI
AMD Vivado™ 设计套件生成加密比特流和加密密钥芯眼 FPGA fpga开发集成测试算法软件工程
概括重要提示：有关使用AMDVivado™DesignSuite2016.4及更早版本进行eFUSE编程的重要更新，请参阅AMD设计咨询68832。本应用说明介绍了使用AMDVivado™设计套件生成加密比特流和加密密钥（高级加密标准伽罗瓦/计数器模式(AES-GCM)和RSA身份验证）的简单分步过程。其中还介绍了使用Vivado设计套件将高级加密标准全球移动通信系统(AES-GSM)加密密钥和R
2023 ASIC FPGA IP RTL & License （Diamond / Libero SOC） Jerry_Wei_2020 fpga开发
FPGA系列：IntelAlteraFPGA（Quartus）ADMXILINXFPGA（Vivado&ISE）LatticeFPGA（Diamond）Microchip（LiberoSOC）ASIC系列：SynopsysIPARMIPCadenceIP等等QQ:3339377509
Vivado中可新建的工程类型解析漂洋过海的鱼儿 Vivado fpga开发
以下是Vivado中可新建的工程类型解析，按用途和场景分类说明：1.RTLProject（RTL工程）用途：从零开始基于RTL代码（Verilog/VHDL）设计FPGA逻辑，覆盖完整开发流程。适用阶段：设计初期（代码编写、IP集成、仿真、综合、实现）。核心功能：添加RTL代码、约束文件、IP核。运行RTL分析（检查语法和层次结构）。综合生成网表（Netlist）。实现布局布线（Place&Rou
FPGA：Xilinx Kintex 7实现DDR3 SDRAM读写 InnoLink_1024 FPGA 高速接口 RTL设计 fpga开发硬件架构硬件工程
在XilinxKintex7系列FPGA上实现对DDR3SDRAM的读写，主要依赖Xilinx提供的MemoryInterfaceGenerator(MIG)IP核，结合Vivado设计流程。以下是详细步骤和关键点：1.准备工作硬件需求：Kintex-7FPGA（如XC7K325T）。DDR3SDRAM芯片，符合JESD79-3标准（如MicronMT41J256M16）。开发板（如KC705）或
FPGA： Xilinx Kintex 7实现PCIe接口 InnoLink_1024 高速接口 FPGA RTL设计 fpga开发硬件架构硬件工程
在XilinxKintex-7系列FPGA上实现PCIe（PeripheralComponentInterconnectExpress）接口，通常使用Xilinx提供的7SeriesIntegratedBlockforPCIeIP核，结合Vivado设计流程。以下是实现PCIe接口的详细步骤和关键点，适用于Kintex-7FPGA（如XC7K325T）。1.准备工作硬件需求：Kintex-7FPG
戴尔笔记本win8系统改装win7系统 sophia天雪 win7 戴尔改装系统 win8
戴尔win8 系统改装win7 系统详述第一步：使用U盘制作虚拟光驱： 1）下载安装UltraISO：注册码可以在网上搜索。 2）启动UltraISO，点击“文件”—》“打开”按钮，打开已经准备好的ISO镜像文
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BeanUtils.copyProperties VS PropertyUtils.copyProperties 两者最大的区别是： BeanUtils.copyProperties会进行类型转换，而PropertyUtils.copyProperties不会。既然进行了类型转换，那BeanUtils.copyProperties的速度比不上PropertyUtils.copyProp
MyEclipse中文乱码问题 0624chenhong MyEclipse
一、设置新建常见文件的默认编码格式，也就是文件保存的格式。在不对MyEclipse进行设置的时候，默认保存文件的编码，一般跟简体中文操作系统（如windows2000，windowsXP）的编码一致，即GBK。在简体中文系统下，ANSI 编码代表 GBK编码;在日文操作系统下，ANSI 编码代表 JIS 编码。 Window-->Preferences-->General -
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NTT研究表明，尽管SQL注入（SQLi）型攻击记录详尽且为人熟知，但目前网络应用程序仍然是SQLi攻击的重灾区。信息安全和风险管理公司NTTCom Security发布的《2015全球智能威胁风险报告》表明，目前黑客攻击网络应用程序方式中最流行的，要数SQLi攻击。报告对去年发生的60亿攻击行为进行分析，指出SQLi攻击是最常见的网络应用程序攻击方式。全球网络应用程序攻击中，SQLi攻击占
java笔记2 a-john java
类的封装： 1，java中，对象就是一个封装体。封装是把对象的属性和服务结合成一个独立的的单位。并尽可能隐藏对象的内部细节（尤其是私有数据） 2，目的：使对象以外的部分不能随意存取对象的内部数据（如属性），从而使软件错误能够局部化，减少差错和排错的难度。 3，简单来说，“隐藏属性、方法或实现细节的过程”称为——封装。 4，封装的特性： 4.1设置
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最开始遇到这个错误是很早以前了，以前也没注意，只当是一个不理解的bug，因为所有的texture，textureregion都没有问题，但是就是提示错误。昨天和美工要图片，本来是要背景透明的png格式，可是她却给了我一个jpg的。说明了之后她说没法改，因为没有png这个保存选项。我就看了一下，和她要了psd的文件，还好我有一点
自己写的一个繁体到简体的转换程序 asialee java 转换繁体 filter 简体
今天调研一个任务，基于java的filter实现繁体到简体的转换，于是写了一个demo，给各位博友奉上，欢迎批评指正。实现的思路是重载request的调取参数的几个方法，然后做下转换。
android意图和意图监听器技术百合不是茶 android 显示意图隐式意图意图监听器
Intent是在activity之间传递数据;Intent的传递分为显示传递和隐式传递显式意图：调用Intent.setComponent() 或 Intent.setClassName() 或 Intent.setClass()方法明确指定了组件名的Intent为显式意图，显式意图明确指定了Intent应该传递给哪个组件。隐式意图;不指明调用的名称,根据设
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在spring 3.0中，可以通过使用@value，对一些如xxx.properties文件中的文件，进行键值对的注入，例子如下： 1.首先在applicationContext.xml中加入： <beans xmlns="http://www.springframework.
Jboss启用CXF日志 sunjing log jboss CXF
1. 在standalone.xml配置文件中添加system-properties： <system-properties> <property name="org.apache.cxf.logging.enabled" value=&
【Hadoop三】Centos7_x86_64部署Hadoop集群之编译Hadoop源代码 bit1129 centos
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struts2验证框架的使用和扩展白糖_ 框架 xml bean struts 正则表达式
struts2能够对前台提交的表单数据进行输入有效性校验，通常有两种方式： 1、在Action类中通过validatexx方法验证，这种方式很简单，在此不再赘述； 2、通过编写xx-validation.xml文件执行表单验证，当用户提交表单请求后，struts会优先执行xml文件，如果校验不通过是不会让请求访问指定action的。本文介绍一下struts2通过xml文件进行校验的方法并说
记录-感悟 braveCS 感悟
再翻翻以前写的感悟，有时会发现自己很幼稚，也会让自己找回初心。 2015-1-11 1. 能在工作之余学习感兴趣的东西已经很幸福了； 2. 要改变自己，不能这样一直在原来区域，要突破安全区舒适区，才能提高自己，往好的方面发展； 3. 多反省多思考；要会用工具，而不是变成工具的奴隶； 4. 一天内集中一个定长时间段看最新资讯和偏流式博
编程之美-数组中最长递增子序列 bylijinnan 编程之美
import java.util.Arrays; import java.util.Random; public class LongestAccendingSubSequence { /** * 编程之美数组中最长递增子序列 * 书上的解法容易理解 * 另一方法书上没有提到的是，可以将数组排序（由小到大）得到新的数组， * 然后求排序后的数组与原数
读书笔记5 chengxuyuancsdn 重复提交 struts2的token验证
1、重复提交 2、struts2的token验证 3、用response返回xml时的注意 1、重复提交 (1)应用场景 (1-1)点击提交按钮两次。 (1-2)使用浏览器后退按钮重复之前的操作，导致重复提交表单。 (1-3)刷新页面 (1-4)使用浏览器历史记录重复提交表单。 (1-5)浏览器重复的 HTTP 请求。 (2)解决方法 (2-1)禁掉提交按钮 (2-2)
[时空与探索]全球联合进行第二次费城实验的可能性 comsci
二次世界大战前后,由爱因斯坦参加的一次在海军舰艇上进行的物理学实验 -费城实验至今给我们大家留下很多迷团..... 关于费城实验的详细过程,大家可以在网络上搜索一下,我这里就不详细描述了在这里,我的意思是,现在
easy connect 之 ORA-12154: TNS: 无法解析指定的连接标识符 daizj oracle ORA-12154
用easy connect连接出现“tns无法解析指定的连接标示符”的错误，如下： C:\Users\Administrator>sqlplus username/[email protected]:1521/orcl SQL*Plus: Release 10.2.0.1.0 – Production on 星期一 5月 21 18:16:20 2012 Copyright (c) 198
简单排序:归并排序 dieslrae 归并排序
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C语言中字符串的\0和空格 dcj3sjt126com c
\0 为字符串结束符，比如说： abcd (空格)cdefg；存入数组时，空格作为一个字符占有一个字节的空间，我们
解决Composer国内速度慢的办法 dcj3sjt126com Composer
用法：有两种方式启用本镜像服务： 1 将以下配置信息添加到 Composer 的配置文件 config.json 中（系统全局配置）。见“例1” 2 将以下配置信息添加到你的项目的 composer.json 文件中（针对单个项目配置）。见“例2” 为了避免安装包的时候都要执行两次查询，切记要添加禁用 packagist 的设置，如下 1 2 3 4 5
高效可伸缩的结果缓存 shuizhaosi888 高效可伸缩的结果缓存
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三点定位的算法 haoningabc c 算法
三点定位，已知a,b,c三个顶点的x,y坐标和三个点都z坐标的距离，la，lb,lc 求z点的坐标原理就是围绕a,b,c 三个点画圆，三个圆焦点的部分就是所求但是，由于三个点的距离可能不准，不一定会有结果，所以是三个圆环的焦点，环的宽度开始为0，没有取到则加1 运行 gcc -lm test.c test.c代码如下 #include "stdi
epoll使用详解 jimmee c linux 服务端编程 epoll
epoll - I/O event notification facility在linux的网络编程中，很长的时间都在使用select来做事件触发。在linux新的内核中，有了一种替换它的机制，就是epoll。相比于select，epoll最大的好处在于它不会随着监听fd数目的增长而降低效率。因为在内核中的select实现中，它是采用轮询来处理的，轮询的fd数目越多，自然耗时越多。并且，在linu
Hibernate对Enum的映射的基本使用方法 linzx0212 enum Hibernate
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第10章高级事件（下） onestopweb 事件
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孙子兵法 roadrunners 孙子兵法
始计第一孙子曰：兵者，国之大事，死生之地，存亡之道，不可不察也。故经之以五事，校之以计，而索其情：一曰道，二曰天，三曰地，四曰将，五曰法。道者，令民于上同意，可与之死，可与之生，而不危也；天者，阴阳、寒暑、时制也；地者，远近、险易、广狭、死生也；将者，智、信、仁、勇、严也；法者，曲制、官道、主用也。凡此五者，将莫不闻，知之者胜，不知之者不胜。故校之以计，而索其情，曰
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本文包括: 主机配置从机配置建立主-从复制建立双向复制背景按照以下简单的步骤: 参考一下：在机器A配置主机(192.168.1.30) 在机器B配置从机(192.168.1.29) 我们可以使用下面的步骤来实现这一点步骤1：机器A设置主机在主机中打开配置文件 ,
zoj 3822 Domination(dp) 阿尔萨斯 Mina
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