Xilinx：词汇表

Xilinx.com 和 Xilinx 技术文档中的常用术语定义

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3 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z
3
3G 第三代 3GPP 第三代合作伙伴项目 三态缓冲器 一种缓冲器，可以使输出信号端处于高阻抗状态中，从而避免该信号与其他输出信号发生冲突。
A
ACK 确认 邻载波泄漏比 ACP 加速器链接接口 邻近信道功率 ADC 模数转换器 地址 存储（如寄存器或存储器单元）位置的标识。 AER 高级错误报告 AFIR 接收过滤器 ID 寄存器 AFMR 接收过滤器屏蔽寄存器 AFR 接收过滤器寄存器 ALM 警报 ALU 请参见 算术逻辑单元. AMBA 高级微控制器总线架构。面向高性能 32 位和 16 位嵌入式微控制器的片上通讯标准。 AMP 非对称多重处理通常，CPU 有独立的操作系统，资源共享。应用于 Zynq-7000 All Programmable SoC。 AN 自动协商机制 注解 在原理图中插入仿真值的操作。 ANSI 美国国家标准学会 反熔丝 是一种通过短路特殊电阻来对连接进行永久编程的器件。 AOSR 警报输出状态寄存器 APB 高级外设总线 API 应用编程接口是由特定软件供应商开发的一组软件库，允许第三方软件程序与该供应商的程序进行连接。 APP 应用 APU 应用处理器单元 架构 可编程集成电路系列的通用逻辑结构。您可以在不同的制造工艺下实现相同的架构。 架构向导 一种图形应用程序，您可以使用它来定制数字时钟管理器 (DCM) 和串行收发器。它会为所有受支持的综合工具生成 HDL 文件。它还可以为 DCM 计算抖动，并为串行收发器实现通道连接。您可以在项目导航器 (Project Navigator) 中找到该应用程序。 ARD 地址范围定义 区域约束 区域约束是由用户或综合等流程创建的，它可以指导优化过程在设计实现期间的实施。 使用面积与速度的估算 提供有关设计的使用面积与速度之间利弊信息的过程。综合工具可以使用该信息准确地评估这些利弊。 ARHT 自动重载/保留 算术方程 用于指定 Xilinx® CPLD 的特殊算术功能的方程。 算术逻辑单元 (ALU) 是一种逻辑功能单元，用于执行算术计算，如加法、乘法和比较运算。ALU 是中央处理单元 (CPU) 的一个组件。 ARM Processor 高级精简指令集计算机处理器。ARM Holdings 开发的32位精简指令集计算机(RISC) 指令集架构 (ISA) 。 ASIC 专用集成电路。 根据特定用途定制的集成电路 （vs 通用型）。例如，仅仅用于运行特定制造商手机的芯片就是一个 ASIC。完全由用户定制掩膜制造的芯片，或者部分由定制掩膜制造部分由门阵列组成的芯片。 封装地 封装材料会因供应商而有所不同。在某些情况下，Xilinx 会利用多个供应商，因此在必要时会列出每个供应商所使用的封装材料。要找到适用于您的器件的信息，请参考物理包装上的顶部标记。您还可以从材料数据申报数据表 (MDDS) 中获取该信息。 装配 A：数字“A”或“F”作为第一个字符出现在包装顶部标记的第四行中。 装配 R：数字“R”位于包装顶部标记的第三行中。（如 VQ44ART0233）。 装配 D：数字“D”作为第一个字符出现在包装顶部标记的第四行中。 断言 警告信息，在仿真和预期值中出现不一致时会激活该信息。系统将支持用户定义断言和自动断言。 异步调试 是一种调试模式，在该模式下将不依赖系统时钟来采集数据。 异步逻辑 其变化状态不依赖于时钟变化的逻辑 是一种信号，在断言与时钟无关的信号时会立即执行其预期的函数。 异步寄存器 是一种寄存器，其状态变化不依赖于时钟的变化。 异步传输模式 (ATM) 以固定大小数据包的方式在高速电信通道上传输语音、数据和视频的方法。 ATM 查看 异步传输模式 属性 位于 FPGA 或 CPLD 原理图中的符号或网络上的说明，用于表示其位置、实现、命名、方向或其他属性。 AV 视听 AVB 音视频桥 AXI 高级可扩展接口协议. 针对于高性能、高时钟频率系统的总线协议设计并包含众多特性，使其理想适用于高速亚微米级互联。    返回页首
B
逆向注解 将布局布线以后的时序信息反标回网表。 BAR 基地址寄存器 BBD 文件 黑盒定义文件。BBD 文件会列出外设使用的网表文件。 BBRAM 电池供电的 RAM BBU 基带单位 BCH 广播信道 BCR 桥控制寄存器 BE 字节使能 行为 进程语句中指定的一系列顺序语句。 行为设计 基于文本而不依赖于技术的设计，它将高级功能性与高级信息流融合在一起。 行为设计方法 使用文本语言而不是互连符号原理图来定义电路的方法。 行为仿真 通常会在使用硬件描述语言 (HDL) 输入的设计中执行行为仿真。 在 HDL 设计的预综合阶段会执行此类仿真。功能性仿真会检查 HDL 代码是否描述了所需的设计行为。行为仿真是一种仿真过程，将通过解释定义该设计的方程来执行仿真过程。方程不需要转换为表示这些方程的逻辑。 BEL 布局约束 可以为已将布局站点分配至逻辑器件门的叶级实例分配基本元素 (BEL) 约束。在分配 BEL 约束时，会导致 LOC 和 BEL 约束“固化”并写入到为该实例导出的 UCF 文件中。这些 LOC 会作为其各自分配站点中的矩形或站点中的逻辑函数符号显示在“器件”视图中，具体要取决于缩放级别。 BFL 总线功能语言 BFM 总线功能模式 BFN B 帧的数目 BIER 桥中断使能寄存器 二进制计数器 在基数 2 中实现的计数器。 二进制编码 二进制或最大编码是一种状态机编码类型，它使用最少量的寄存器进行状态机编码。每个寄存器都会发挥其最大的功能性。 BIR 桥中断寄存器 BIT 文件 比特流文件。 Bitgen 是为 Xilinx 器件配置生成比特流的程序。BitGen 会将完整路由的本地电路描述 (NCD) 文件作为其输入，并生成一个配置比特流，它是一个带有 .bit 扩展名的二进制文件。 BitInit 比特流初始化工具。会在 FPGA 上初始化处理器的指令存储器，并在 FPGA block RAM 中存储指令存储器。 比特流 比特流是一种数据流，它包含器件逻辑的位置信息，也就是可配置逻辑模块 (CLB)、输入/输出模块 (IOB)、3 态缓冲器 (TBUF)、引脚和路由元素的位置信息。比特流还包括空的占位符，它们将使用读回期间器件发送的逻辑状态来填充。仅触发器、RAM 和 CLB 输出等存储器元件才会与这些占位符相对应，因为其内容可能会从一种状态变为另一种状态。在将比特流下载到器件上时，比特流会配置器件逻辑并进行器件编程，以便您可以读回该器件的状态。比特流文件的扩展名为 .bit。 模块 包含一个或多个逻辑函数的组。 原理图或符号表。系统提供了四种类型的模块： 复合模块表示该设计是分层结构的设计。复合模块是表示基本原理图或网表的符号。 模块化模块是不具有基本原理图的符号。模块化模块也称为基元。 引脚模块用于表示原理图引脚。 注释模块是没有电气连接功能的符号，它仅用于技术文档和图形中。 block RAM 内置在器件中的随机访问存储器模块，它有别于分布式的、基于 LUT 的随机访问存储器。 BMCA 最佳主时钟算法 BMM 文件 Block RAM 存储器映射 (BMM) 文件是一个文本文件，它对各个 block RAM 如何组成相邻的逻辑数据空间进行了语法描述。Data2MEM 会使用 BMM 文件将数据转换为正确的初始化格式。由于 BMM 文件是文本文件，因此您可以直接编辑它。 自下而上的设计 是 HDL 的设计方法，其中已定义的 HDL 模块会合并到一个所需的整体设计行为中。并且，首先会完成设计的最低层部分。仅在完成低层构建模块后，才能完成设计中的更高层模块。此方法通常用于原理图采集程序中。 边界扫描 对电子组件进行板级测试所使用的方法。主要目的是为了测试芯片的 I/O 信号和 IC 之间的互连。 边界扫描是一种方法，它通过称为测试访问端口 (TAP) 的标准接口来观察和控制所有新芯片的 I/O 信号。边界扫描架构包括四个专用的 I/O 控制引脚，IEEE 规范 1149 中对此进行了说明。 断点 是一种条件，仿真器在此条件下会停止执行仿真命令。 BRG 波特率生成器 BRPR 波特率分频器 BRR 缓冲区就绪寄存器 BSB Base System Builder。是一个向导，用于在 Xilinx® Platform Studio (XPS) 中创建完整的设计。BSB 也是在 Base System Builder 中使用的文件类型。 BSP 板级支持包/比特流处理器 BTL 位时序逻辑 BTR 位时序寄存器 BTS 收发器基站 BTT 字节传输 缓冲器 用于增加弱信号电流或驱动力，从而增加信号扇出能力的一个存储元件。 BUFG Global Buffer (Xilinx® FPGA 元件) BUFT 三态缓冲器。 基于字节的 PROM 可编程只读存储器 (PROM)，一次输出一个字节数据。    返回页首
C
C2P 请参见时钟到管脚路径。 C2S 请参见请参见时钟到建立路径。。 CA 完成终止 CAE 计算机辅助工程是电子设计自动化 (EDA) 最初使用的术语。现在常指用于开发制造工具的软件工具，您可以使用这些制造工具来生产电子系统，如面板化的电路板。 CAE 工具 计算机辅助工程 (CAE) 工具。通常指执行设计输入和设计验证的程序，如 Innoveda、Cadence 或 Mentor Graphics。 CAN 控制器局域网 CAPEX 资本支出 进位 在加法和减法中从一个数值转移到另一个高位数值的数量。 进位逻辑 是一种逻辑，旨在加快计数器、加法器、递增器、递减器、比较器和减法器的速度，并减少其使用面积。它是一种特殊的互连，可加快加法器和计数器从一个 CLB 到另一个 CLB 的进位路径的速度。该专用的进位线会沿着 CLB 的每一列以及顶部和底部 CLB 进行延伸。 进位逻辑模式  43 个特定的进位逻辑函数，如每个 CLB 配置中具有的递减和递减函数。 超前进位 是一种机制，能够使进位同时应用于并行加法器中的和数位。 进位路径 在加法或减法中，从一个 CLB 到另一个 CLB 的进位计算。 进位传递时间 进位信号通过各级组件门电路所花费的时间。 级联 将一个模块的输入连接至另一个模块输出的电路。 CDC 跨时钟域 CDMA 中央直接存储器存取 CDMA 码分多址 CDRSX 通用数字无线电系统 — Xilinx® Edition CE 芯片使能/时钟使能 单元 对 FPGA 的分层描述。 Cfg 配置 CFI 公共闪存接口 控制格式指示 (LTE) CFR 峰值因数抑制 校验和 通过使用检验数据完整性的任意公式生成的位或数字和。 要验证校验和数字代表的数据是否输入正确，则需要验证在处理完成后生成的校验和数字是否与初始数字相同。 CIB 查看 组件接口浏览器。 CLB 可配置逻辑块FPGA 的基本单元。CLB 包括函数生成器（查找表或 LUT）、寄存器（触发器或锁存器）和可重新编程的路由控件（多路复用器）。CLB 可实现宏以及其他设计函数。它们为实现的设计和下载的设计提供了物理支持。CLB 在每一端都具有输入，并且这种多样性可使它们灵活地执行逻辑映射和分区操作。 清零 同步重置。 时钟 是一种信号，表示波形处于高位或低位状态的时间。时钟方波的上升沿和下降沿会触发电路操作。 时钟缓冲器 是一种电路元件，用于增加弱时钟信号的电流或驱动力，从而增加其扇出。 时钟使能 是一种二进制信号，它通过时钟信号允许或禁止同步逻辑发生改变。在启用该功能后，此控制信号允许器件时钟生效，并使其成为激活状态。 时钟输入路径 是从芯片输入或触发器、锁存器或 RAM 的输出开始，直至到达触发器或锁存器使能上的任何时钟引脚的路径。时钟输入路径时间是信号到达触发器时钟输入时所需的最大时间。时钟输入路径将有助于您确定系统级设计时序。 时钟周期 周期性波形重复出现所需的时间。 时钟歪斜 路径中的两个或多个目标引脚之间的时差。 时钟到管脚路径 (C2P) 是从触发器或锁存器的 Q 端输出开始直至到达芯片输出的路径。它包括触发器的时钟到 Q 端的延迟，以及触发器到芯片输出的路径延迟。时钟到管脚路径时间是数据离开源触发器，然后通过逻辑和路由，并在下一个时钟沿出现之前到达输出所需的最大时间。 时钟到建立路径 (C2S) 是从触发器或锁存器的 Q 端输出开始直至到达另一个触发器、锁存器或 RAM 输入的路径，其中引脚在发出时钟信号之前具有设置要求。它包括触发器的时钟到 Q 端的延迟，以及从该触发器到下一个触发器的路径延迟，以及下一个触发器的建立时间要求。时钟到建立路径时间是数据传播到源触发器，然后通过逻辑和路由，并在下一个时钟沿出现之前到达目的地所需的最大时间。 CML 电流型逻辑 CMOS 互补型金属氧化物半导体。高级 IC 制造工艺技术，具有高度集成、低成本、低功耗和高性能的优点。 CMOS 晶体管 CMOS 晶体管通常用于可编程互连点 (PIP) 以及交换矩阵中。 CMP 配置最大功耗 CMT 时钟管理模块 组合输入 组合型输入是管脚基元和函数基元的组合。 组合逻辑 是没有存储能力的逻辑，也就是说，它不受时钟的控制异步。例如，逻辑门电路。 命令文件 在仿真环境中，命令文件是包含命令列表的文件，这些命令用于矢量赋值，生成输入波形和时钟，以及显示信号。该命令文件将在仿真期间执行。您可以使用文本编辑器或一组输入波形来创建命令文件。 编译器 语言解释器。编译器会解释 HDL 并为目标器件架构实现并行进程。 复杂性 器件上的门电路数量。 组件 被放置于某些物理位置上的逻辑配置。这些组件有 CLB、IOB、三态缓冲器、上拉电阻器和振荡器。这些组件是由 BEL 组成的。Slice 是其中一个组件实例。组件是 FPGA Editor 中的布局布线的粒度单位。同时，组件也是表征器件时序的最小级别。 组件接口 是对 Mentor Graphics 组件如何与上层层次模块进行连接的描述。是对模型注册表的端口描述，大致等同于 VHDL 中的实体端口列表（及其结构体声明）。 组件接口浏览器 (CIB) 是一种程序，允许设计人员查看和编辑组件接口。在大部分情况下，您可以使用该浏览器从组件模型注册表中添加或删除模型。 配置 将特定于设计的比特流载入到一个或多个器件中以定义逻辑模块、及其互连和芯片 I/O 的功能性操作的过程。 配置文件 包含了对 FPGA 器件或 PROM 进行编程的比特流的文件。 该文件格式可以是二进制 (.bit) 或 ASCII 格式（.mcs 或 .rst）。 配置模式 配置模式是 Xilinx 配置电缆上可用的模式。它们包含 JTAG、SelectMAP 和从串模式。 配置引脚 用于将特定于设计的编程数据载入到一个或多个逻辑模块中以定义器件内部模块和互连的功能性操作的引脚。 配置空间 是 PCI EXPRESS® 架构中的四个地址空间之一，其他的地址空间为 I/O、存储器和消息。带有配置空间地址的数据包用于配置器件。 控制台日志 在会话阶段调用命令的记录。 约束集 约束集表示一个或多个用于分析和实现目的的约束文件。它们通过 PlanAhead™ 软件中的“源”视图来管理。您可以使用不同的约束集来试验不同的约束或探索不同的器件的实现结果。 约束 实现过程的规范。约束具有如下几种类别：布线、时序、区域、映射和布局约束。使用这些属性，您可以强制逻辑（宏）放置在 CLB 中，确定 CLB 在芯片上的位置，以及限制触发器之间的最大延迟。PAR 不会尝试更改被约束逻辑的位置。 约束编辑器 是一款 Xilinx 软件，您可以使用它输入时序约束和引脚位置约束。该用户界面可以指导您在无需了解 UCF 文件语法的情况下创建约束，从而简化您的约束输入。 约束文件 是用文本格式来指定约束（位置和路径延迟）的文件。其他的方法是在原理图上放置约束。 竞争 多个冲突的输出驱动同一网络的状态。 CONVSTR CONVST 寄存器 CORE Generator（IP核生成器） 是一款 Xilinx 软件工具，它提供了为 Xilinx® FPGA 优化设计的参数化IP核。CORE Generator™ 工具提供了现成的功能目录，从简单的算术运算（如加法器、累加器和乘法器）到系统级构建模块（如滤波器、转换、FIFO 和存储器）等各种复杂的功能。 IP核 在半导体设计行业中，是指预定义的功能，如处理器或总线接口,通常已从软件开发者那里获得许可。您可以直接在芯片，如固定逻辑或可编程逻辑器件中实现IP核，可以在产品开发过程中节省芯片设计人员的设计时间。与 Intellectual Property 同义。 计数器 是由寄存器组成的、用于计算脉冲数的电路，通常会对预定的脉冲或一系列脉冲作出响应。也称为分频器，有时也称为累加器。 CP 循环前缀 CPHA 时钟相位 CPICH 公共导频信道 Cpl 完成 CplD 完成数据 CPLD 复杂可编程逻辑器件 (CPLD)。是单芯片的逻辑解决方案。逻辑密度通常少于 1 万门 CPOL 时钟极性 CPRI 通用数据包无线接口 CPU 中央处理器单元 CR 控制寄存器 CRC 循环冗余校验 关键路径 组合逻辑部分的某个信号，由于延时过长而限制了逻辑的速度。存储元件将确定关键路径的开始和结束位置，该路径可能包含 I/O 管脚。 交叉探测 软件工具间的交互通信。 CS 芯片选择 CSMA/CD 带有冲突检测的载波监听多路访问 CTI 交叉触发器接口    返回页首
D
DA 目标地址 DAC 数模转换器 菊花链  在一个文件中串联的一系列比特流文件。您可以使用它对菊花链开发板配置中连接的若干个 FPGA 进行编程。 悬空总线 一端连接至组件引脚或网络，另一端没有任何连接的总线。在总线的末端有一个小实心方格表示悬空总线。 悬空网络 一端连接至组件引脚或网络，另一端没有任何连接的网络。在网络的末端有一个小实心方格表示悬空网络。 DAP 调试访问端口 数据中心 服务器、网络设备、存储设备和特定应用设备可协同工作，为云计算提供支持。 数据链路层 事务处理层和物理层之间的 PCI EXPRESS® 架构中间层。 Data2Mem  此 Xilinx® 程序可以轻松地将 CPU 软件映像合并到 FPGA 比特流中，并在 block RAM 构建的地址空间中执行该软件。 数据流建模 使用并行的信号赋值语句。 dB 分贝 dBc 分贝相对载波 dBFS 分贝相对数字满刻度 dBm 分贝相对一毫瓦 DCH 专用传输信道 DCI 下行控制资讯 DCL 动态控制层 DCM 数字时钟管理器。是一种设计元件，它提供了多种功能。它可以实现时钟延迟锁定环路、数字频率合成器、数字移相器和数字扩展频谱。 DCR 器件控制寄存器 DDAR DMA 目的地址寄存器 DDR 双倍数据速率 DDRC 双倍数据速率 DRAM （DDR DRAM）存储控制器 调试 读回或探查配置器件的状态以确保该器件能够按预期在电路中正常工作的过程。 DECERR  AXI4 中的解码器错误状态。 另请参见：MDE。 声明的信号 这些信号不是输入或输出信号。它们是器件中的内部信号。 解码器 将二进制信息的 n 输入转换为 2^n 输出行的电路。 它与编码器相反。 延迟锁定环路 (DLL) 是一个数字电路，用于执行片上和片外时钟管理功能。 密度 器件上的门电路数量。 设计 可以将设计定义为网表（elaborate后的 RTL 或综合网表）、约束集和目标器件。您不需要创建设计便可使用 PlanAhead™。在 PlanAhead 当前会话期间才可以在系统存储器中保存设计数据，您可以使用这些设计数据分析设计快照并启动。您可以使用任何外部用户约束文件 (UCF) 来启动实现进程。每个项目网表支持使用不同的约束或器件的多个设计。 设计输入 设计者用来创建芯片的方法，如原理图或硬件描述语言。 设计实现设计实现规范是指通过位表示的底层组件来真实实现设计的过程。 这不同于设计的功能规范，它指的是设计或电路功能的定义。 设计规则检查 设计规则检查 (DRC) 是一系列测试，用于发现设计中存在的逻辑和物理错误。 设计规范 用于定义其功能的顶层设计。规范功能是根据行为或结构基元来创建的。您可以使用以下两种方法来输入设计：图形描述（原理图）和文本描述 (HDL)。 目标 时序分析路径、同步元件或引脚的数据输入的汇聚节点或终止点。 DEVC 器件配置单元 器件 器件是在制造期间使用半导体材料制成的集成电路或其他固态电路。每个 Xilinx® 架构系列都包含了特定的器件。 器件模型 使用 VHDL 语言对数字器件（在其环境中包括器件的结构和通信接口）的内部和外部视图进行的描述。 DFE 决策回馈均衡器 DGIER 器件全局中断使能寄存器 DIC  缺损闲置计数 差分对 差分对等同于 LVDS（低压差分信号）和 LVPECL 信号。某些器件已引入了差分信号。您可以使用两个引脚将这些信号连接至该器件。这两个引脚称为差分引脚对。每个差分引脚对具有正极 (P) 和负极 (N) 引脚。差分信号的 I/O 引脚可以为同步或异步，输入或输出引脚。您可以将引脚对作为同步输入和输出信号，以及异步输入信号。但是，只能将某些差分对作为异步输出信号。差分信号需要一对引脚才能实现几乎同步的切换。如果驱动引脚的信号来自 IOB 触发器，则它们为同步信号。如果驱动引脚的信号来自内部逻辑，则它们为异步信号。 DIN 引脚 将比特流载入到串行模式中的 FPGA 引脚。 直接互连 使进位与 CLB 行与列对齐，从而将进位传递并连接至计数器触发器的网络。 DISR 器件中断状态寄存器 分布式 RAM 是分布在 CLB 中的可编程逻辑中的 RAM（随机访问存储器）。您可以使用分布式 RAM 更改函数生成器（查看表，即 LUT）的地址值。 分布式 ROM  是分布在 CLB 中的可编程逻辑中的 ROM（只读存储器）。 DLC 数据长度代码 DLL 查看 延迟锁定环路 DLLP 数据链接层信息包 DLMB 数据端本地存储器总线 DL-SCH 下行链路共享信道 DMA 直接存储器访问 直接存储器访问控制器 DMACR DMA 控制寄存器 DMALR DMA 长度缓存器 DMASR DMA 状态寄存器 当变量的值对输出没有影响时，则可不用在乎该值。Don't-care 值由真值表中的 X 来表示。 DOPB 数据端片上外设总线 倍长线 仅切换任何其他交换矩阵的互连线。 下载 下载是将数据发送至器件以进行器件配置或编程的过程。 DPCH 专用物理信道 DPRAM 双端口随机存储器 DRAM 动态随机访问存储器 绘制的宽度 机器校准的门电路宽度。 DRC 设计规则检查。 用于检查 (NCD) 文件中是否存在设计实现错误的程序。 DRE 数据重排列引擎 DRP 动态重配置端口 DRR 数据接收寄存器 DSAR DMA 源地址寄存器 DSN 器件序列号 DSP 数字信号处理. 用于大量数据信息的高速处理、具有优化架构的专用微处理器。可用于音频、通信、图像处理和其它数据采集和数据控制应用等。可发生在专用 DSP 处理器、固定逻辑 ASIC 或可编程逻辑器件中。因为在芯片上是以并行的方式进行处理，所以 FPGA 中可以实现一些最高性能的 DSP 系统。 DSPLB 数据端处理器本地总线 DSRR DMA 软件复位寄存器 DTE 数据终端设备 DTR 数据传输寄存器 DUC 数字上变频 DUT 待测器件 占空比 在数字电器中，该术语用于描述数字信号在一个周期内处于高电平的百分比。例如，60% 的占空比表示电压处于高电平（逻辑 1）的时段占整个周期的 60%，而电压处于低电平的时段仅占整个周期的 40%。 DVE 搜索可视化环境 DW, DWORD 双字四字节    返回页首
E
ECAM 增强型配置访问机制 ECC 误差校正码。添加到 BRAM 实例中以在访问期间更正单个位故障的其他电路。在与 BRAM 关联时，您可以通过充当 BRAM 与处理器接口的 BRAM 控制器来启用/禁用此实现。 ECR 错误计数寄存器 ECRC 端到端 CRC EDA 电子设计自动化。指的是各种可在芯片中创建、仿真、验证和测试电路的前端（设计输入）和后端（实现）软件工具。 边缘解码器 是一种解码器，其布局仅限 FPGA 边缘中的精确位置。 EDIF 电子数据交换格式。用于指定设计网表的行业标准文件格式。 编辑器 您可以查看或修改 ASCII 文件的工具。 EDK Xilinx® 嵌入式开发套件 (EDK) EEPROM 电可擦除可编程只读存储器。可通过电擦除的各种 EPROM。另请参见：EPROM。 有效的宽度 扩散后的实际门电路宽度。 力度级别 力度级别是指 Xilinx® 设计系统 (XDS) 尝试进行设计布局或路由所达到的程度。力度级别具有如下设置： 高，提供了最高质量的布局，但需要执行最长的时间。在设计上投入了巨大的精力，则却无法满足您的性能要求。 标准，是默认的力度级别，它提供了较低质量的布局，但只需最短的执行时间。 ELF 文件 可执行文件和可链接格式文件。 EMAC 以太网 MAC EMC 外部存储器控制器 EMIO 多用途扩展 I/O 使能输入 是一种二进制输入，它将对输出进行启用或禁用控制。 编码状态机 是一种状态机，需要您为状态表中的每个状态定义状态寄存器的值。 编码器 一个符号-翻译2个n 二进制信息的输入行至 n 输出行它与解码器相对。 编码 设计使用的数据编码机制。编码类型包括无符号的二进制、2 的补码以及独热码等。 端点 (EP) 是一个节点，它充当路径起点的驱动者或路径终点的承载者角色。 实体 一组互连组件。 EOC 转换结束 EOF 帧结束 EOP 数据包结束 EOS 序列尾 EP 查看 端点。 EP 错误毒药 EPP 可扩展式处理平台 EPROM 可擦写的 PROM，具有可多次重新编程的优点。将芯片对准紫外光便可轻松擦除以前的程序。另请参见：EEPROM。 方程分隔 是由 CPLD 执行的一种自动化过程，CPLD 会将大型的行为方程分隔为适用于可用器件宏单元资源的一些较小的函数。 方程文件 用于行为设计的文件。 ESR 错误状态寄存器 EXORmacs EXORmacs 是 Xilinx® 工具支持的 Motorola PROM 格式。其最大地址为 16 777 216。此格式支持高达 (8 x 16 777 216) = 134 217 728 个位的 PROM 文件。 外部时钟 外部时钟是在同步模式调试期间目标板使用的系统时钟。要使用外部时钟，请将系统时钟连接至 CLKI 引脚，并将下载电缆 CLKO 引脚连接至系统时钟负载中。    返回页首
F
无工厂 可设计、测试和市场销售 IC 但是将半导体器件的制造或“晶圆厂”转包给专业制造商的 A 级半导体公司。 FAE 现场应用工程师 fan-in 芯片可以吸收的并行输入的数量。 fan-out 指定输出可以驱动的指定单元负载的最大数目。 快速进位 是一种算术进位函数，它使用专用的快速进位链来互连宏单元 (CPLD) 或 CLB (FPGA)。这些信号将不会传递至通用互连矩阵 (UIM)。 快速函数模块 (FFB) 是 CPLD 中的一组宏单元，它可以处理超高速的逻辑。 快速输出使能 (FOE) 是一种三态控制信号，它使用器件的专用 FOE 连线而不是通用互连矩阵 (UIM) 连线。 FastCLK 是一种时钟信号，它使用器件的专用 FastCLK 连线而不是通用互连矩阵 (UIM)。 快速输入 绕过通用互连矩阵 (UIM) 直接连接到函数模块输入的器件输入。 FATfs 查看 XilFATfs. FCB 帧时钟突发 FCS 帧校验序列 FDM 频分多路复用 FEC 前向纠错 F/F 触发器 FFB 查看 快速功能模块. FFT 快速傅里叶变换 光纤通道 可将 1.06 Gbit/每秒传输速率扩展到 2.12 或 4.24 Gbit/每秒的高带宽串行标准。能够传输多种现有的接口命令集，包括因特网协议 (IP)、SCSI、IPI、HIPPI-FP 和音频/视频等。 FIFO 先进先出 FIR 有限脉冲响应 拟合器 将 PLD 逻辑描述映射到目标 CPLD 中的软件。 拟合 将您的设计逻辑放入 CPLD 中的物理宏单元位置的过程。 系统会自动执行路由过程。 平面设计 平面设计是由顶级原理图中的多个表单组成的设计。 平面视图 在 XPS 中，IP 目录以及系统组装面板都具有平面视图。在常规试图中，列中的信息 名称 是直接可见的，并没有组织在扩展列表中。 平面化 解析设计中的所有分层引用的过程。如果设计中包含若干个逻辑模块例化，则该设计的平面化版本会复制每个例化的逻辑。平面化设计仍包含实例和网络的层级名称。 布图规划 选择设计逻辑的最佳分组和连接功能的过程。 是手动将逻辑块放置在 FPGA 中以提高密度、可路由性或性能的过程。 流程 为实现设计而执行的一系列有序化的过程。 FMAX 最大频率 FNR 帧数寄存器 FOE 查看快速输出使能 印迹 库宏或组件的形状、引脚名称和功能。 FPGA 现场可编程门阵列。Xilinx® 于1984 年首创的一种集成电路类型集成电路器件或“可编程平台”即使在生产后也可现场进行编程，从而为电子产品制造商提供了更多的设计灵活性。不同于特定应用的芯片，FPGA 可支持工程师在设计周期的后期进行修改，甚至能够在生产后给产品升级新的功能。 FPGA 应用包括快速计数器、快速流水线设计、寄存器集约化设计和电池供电的多级逻辑。 FPGA 编译器 用于约束和综合 FPGA 的 Synopsys 产品。 FPGA Editor 用于显示和配置现场可编程门阵列 (FPGA) 的图形应用程序。 FPGA Editor 需要本地电路描述 (.ncd) 文件。此文件包含了映射到组件（如 CLB 和 IOB）的设计逻辑。此外，FPGA Editor 会从物理约束文件 (PCF) 中读取数据并将数据写入到该文件中。 频率 频率，即 IC 设计速度，是由电路中的一个同步元素到另一个同步元素的最长路径延迟来定义的。 FROM:TO 时间规范 指定时序的一种方式，即可以指定点到点、组到组、一对多以及多对一的方式。 FSL 快速单工链路。单向点到点数据流接口是硬件加速的理想器件。MicroBlaze™ 处理器具有可直接连接至处理器的 FSL 接口。 函数模块 器件的高密度函数模块，旨在提供最大的逻辑密度，并且它还包含了一些宏单元。与函数模块相关的输出引脚具有标准的电流驱动功能。 函数生成器 是具有三个或四个输入的查看表或黑盒，旨在实现 (2 2 )2或 256 或 (22）4)或 65556 个函数的任意组合输出是由黑盒中执行的逻辑函数所产生的任意值。函数生成器可以实现完整的真值表，从而加快对输出的预测。 功能性仿真 是在 Xilinx® 器件中实现设计之前，发现设计中存在的逻辑错误的过程。由于设计的时序信息不可用，因此仿真器会使用单位延迟来测试设计中的逻辑。在设计过程的早期阶段通常会执行功能性仿真。    返回页首
G
门阵列 是 ASIC 芯片的一部分。门阵列表示在 VLSI 类型的芯片上重复出现的特定门电路类型。这类逻辑需要使用掩码才能对门电路模块之间的连接进行编程。 GBIC 千兆位接口转换器 Gb/s 每秒千兆位 GCC GNU 编译器集 GEM 吉比特以太网媒体 GEMAC 千兆位以太网媒体访问控制器 泛型 在 VHDL 中，泛型是将特定类型的信息传递到其原始环境的设计描述中。 GFC 千兆位光纤通道 GIC 通用中断控制器 GIE 全局中断使能寄存器 GIER 全局中断使能寄存器 毛刺 是硬件中出现的虚假电子信号或其他异常行为。毛刺还可以描述您在软件中看到的、由硬件造成的一些问题。您不能使用该术语来描述软件错误。也就是说，它不是软件错误的同义词。正确的使用方法是：当您在开发板上按“正弦波定序器 ”按钮时，可能会在“ChipScope™ 分析器波形”显示窗口中看到正弦波毛刺。 全局三态网 全局三态网会在启用边界扫描之前强制所有器件输出进入高阻抗状态，并执行 EXTEST 指令。 全局缓冲器 是用于连接长线的低歪斜、高速缓冲器。它们不会生成逻辑映射. 在芯片的每个角中都有一个 BUFGP 和一个 BUFGS。主缓冲器必须由 IOB 来驱动。 从缓冲器可以由内部逻辑或 IOB 来驱动。 全局设置/重置网路 是一个高速、无歪斜的专用网络，可减少延迟和路由拥塞。此网络可以访问芯片上的所有触发器，并且可以重新初始化所有 CLB 和 IOB。 GMII 千兆位媒体独立接口 GP 通用 GPIO 通用输入和输出。是连接至处理器本地总线 (PLB) 的 32 位外设。也可以是没有分配特定功能的 GPIO 引脚。设计人员可将它们用于特定设计的功能。 GPP  通用处理器 灰色码 是一种二进制代码类型，它使用二进制数字表示数值，而不是在一个位置上表示前面的所有数字。例如，在灰色码中，整数 7 将作为 0100 来执行，而整数 8 将作为 1100 来执行，而不是使用二进制将它们分别表示为 0111 和 1000。 灰盒方法 开盒方法就是以交互方式使用 Xilinx® 设计系统 (XDS) 来执行实现流程的方法。它在传统意义上被称为“手动流程”。 接地弹跳 在地面或芯片内部的功率级发生的电压高峰，这主要是由接地引脚、连线和地面金属化的混合电感引起的电流变化。在多个输出状态同时发生改变时会经常出现这种问题。 组 组成总线的通用信号集。就计数器而言，例如，您可以合并生成实际计数器值的不同信号从而组成别名或组。 GSM 全球移动通信系统 GT 千兆位传输 GT/s 吉(10^6)次传输/秒 GUI 图形用户接口 指导文件 先前放置和路由的 NCD 文件，您可以在后续布局和布线操作中使用该文件。 指导模式 指定在放置和路由过程中使用的可选指导设计文件。指导文件是 NCD 文件，它将作为放置和路由输入设计的模板。如果是在先前的设计基础上进行一些细微的改动来创建新设计，则使用该文件将非常有用。 指导设计 使用先前实现的文件版本来执行设计映射、放置和路由。通过指导设计，您不仅可以保留先前实现的布局设计和性能，同时还可以修改逻辑或将其添加到设计中。    返回页首
H
硬宏 设计人员在 FPGA 编辑器中创建的宏可被保存为 NCD 文件。它们可以在设计中被实例化，以保持由设计人员定义的准确布局和布线，但缺乏进行仿真和后端注释的特性，因为它们在设计采集网表中不具有相应的的逻辑表示法。 硬件描述语言 可用文本代码描述电路的语言。在业界最广泛使用的两个 HDL 为 VHDL 和 Verilog。HDL 以一种技术独立型方式，采用高层次的抽象来描述设计。 硬件平台 您可以使用 Xilinx® FPGA 技术在处理器子系统中定制硬件逻辑。此类定制不能通过标准现成的微处理器或控制器芯片来实现。硬件平台是用于描述灵活的、嵌入式处理子系统的术语，您可以使用 Xilinx 技术来创建该系统，从而满足您的应用需求。 硬线 与 FPGA 具有相同结构的不可重编程器件，但它可以使用金属连接来替换受控的存储器单元和逻辑。此类器件通常在 FPGA 进行完原型设计后使用。它通常在大批量的设计中使用。 HARQ 混合自动重传 HDFB 查看 high-density_function_block. HDL 查看 硬件描述语言 HDLC 高层次数据链路控制 HEX 使用 HEX 格式表示的 PROM 数据的简单文本转储。它具有无限的数据容量。 HI HARQ Indicator 分层设计 通过多层，即从最高层（概述）到最低层（电路细节）来描述设计的方式。另一种设计为平面设计，它在同一层次描述所有设计元素。 分层视图 在 XPS 中，它是 IP 目录和系统组装面板使用的默认视图，它将按 IP 实例来分组。IP 实例排序将基于从上至下的分类原则，即处理器、总线、总线桥、外设和通用 IP。同一类的 IP 实例将按实例名称的字母顺序来排序。在使用 IP 分组时，您将更容易查找与 IP 实例相关的所有数据。当您在硬件平台添加 IP 实例时该视图将特别有用。 高逻辑电平 二进制逻辑中有两个逻辑电平：高 (1) 与低 (0)。高状态代表两个电压中的高电压。 高密度功能模块 () 是 CPLD 中的一组宏单元，它可以有效地执行复杂逻辑（如算术运算）。 高阻抗 三态组件的第三态或悬空态。 保持时间 在到达时钟触发边缘之后输入数据保持稳定，从而可以可靠地激活器件所需的时间。 热插拔 可以使用软件控制在电脑运作时插拔卡。 热转换 在带电的情况下插拔卡，无需软件控制。 HSDPA 高速下行链路分组接入 HSEC 高速以太网 IP 核 HSTL 高速收发器逻辑 HWICAP 硬件 ICAP    返回页首
I
I/F 接口 I/O 输入/输出. 可用于打开和关闭芯片上信号的物理连接和各种电气标准。 I/O 库 IOB 模块组。 I/O 模块 器件的输入/输出逻辑，它包含引脚驱动器、寄存器、锁存器和三态控制功能 I/O 管脚 输入/输出管脚，用于连接设计逻辑与器件引脚。 I2C Inter IC 总线 IBA 集成总线分析器 IBERT 集成式误码率测试器 IBIS 一种输入/输出缓冲器信息规范。器件建模标准。您可以使用 IBIS 来开发行为模型，该模型用于描述器件互连的信号行为。 IBISWriter 输出 .ibs 文件的 Xilinx 命令行工具。此文件由设计使用的引脚列表，连接这些引脚的器件内部的信号以及连接至引脚的 IOB 的 IBIS 缓冲器模型组成。 IBTTCC 不定字节传输命令计算器 IBUF 输入缓冲一种电路，它可以保护芯片，避免其最终导致电流溢出。 ICAP 内部配置访问端口 ICR 中断清除寄存器 ID 标识符 IDE 集成开发环境 IDELAY 输入逻辑延迟 IDR 已接收消息的标识符 IDSEL 初始化器件选择 IER 中断使能寄存器 IES 精锐型企业仿真器 I/F 接口 IFG 帧间隔 IIC 集成电路 IID 中断 ID ILA 初始信道调整 ILA 集成逻辑分析器 ILMB 指令端本地存储器总线 ILS 初始通道同步 iMPACT 是 Xilinx 命令行和基于 GUI 的工具，允许您使用边界扫描模式来配置 PLD 设计。您可以使用 iMPACT 下载、读回和验证设计配置数据，并创建 PROM、SVF、STAPL 和 System ACE System ACE™ CompactFlash 解决方案编程文件。 实现 是设计映射、布局和布线的过程。是设计流程的一个阶段，在该阶段将进行设计布局和布线操作。 实现工具 在 FPGA CLB 和 IOB 单元中实现设计（宏和逻辑函数）的工具。 包含文件 由顶级文件中的 INCLUDE_EQN 语句指定的 FPGA 和 CPLD 方程文件. 索引 总线最左边和最右边的位，用于定义总线范围和精度。 InfiniBand 采用 2.5 Gbit/每秒线路速度连接并支持 1 路、4 路和 12 路链路带宽的全新行业 I/O 规范。应用包括远程存储器件和服务器。 INIT 引脚 器件引脚，指示器件在加电后何时准备接收配置数据。 输入 数据传入的符号端口。 输入负载 指定输入所表示的指定单位负载量 （输入/输出模块） 是基本元素集合或组，用于实现 FPGA 器件的输入和输出功能。 输入管脚寄存器和锁存器 位于器件 I/O 管脚部分的 D 类寄存器。您可以使用输入管脚寄存器替代宏单元资源。 安装 Xilinx 安装程序用于将 Xilinx 软件安装在硬盘或 系统实例中。. 实例 设计或网表中的一个特定门电路或分层元素。“符号”一词通常用于描述原理图中的实例。实例是通过引脚和网络来互连的。引脚是一组端口，您可以通过这些端口将实例与网络连接在一起。您可以使用基元实例来描述平面化为最低级结构的设计。 例化 是一种放置符号的操作，该符号表示设计或网表中的基元或宏。 系统内编程 在复杂的可编程逻辑器件焊接或插接到用户系统之后，对其进行编程（定制）的方法。 知识产权 可在可编程逻辑中实现的一种功能或算法，具有定义的接口（输入、输出和控制），而且基于该接口具有确定性的表现。IP 可作为源代码或加密网表进行交付。在半导体设计行业中，IP 是指预定义的功能，如处理器或总线接口,通常已从软件开发者那里获得许可。 您可以直接在芯片，如固定逻辑或可编程逻辑器件中实现IP核，可以在产品开发过程中节省芯片设计人员的设计时间。 内核的同义词。 交互 交互描述的是一种流程或工具，它需要与用户进行交互才能执行或完成其任务目标。 互联 在可编程逻辑中，用于连接存储器元件的芯片可创建逻辑电路。 互连线路 网络的任何部分。 接口程序 用于将设计文件转换为 Xilinx 格式文件、实现文件或仿真文件的任意 Xilinx 程序。 内部缓冲器 测试平台波形编辑器用于保存图形信息而使用的存储器。此区域有别于测试平台波形编辑器中的剪切板和副本图形对象。 I/O 端口 I/O 端口是分配至物理封装引脚的用户 I/O。每个 I/O 信号都可定义为一个端口。 IOB 查看 输入/输出模块。 IOC 在完成时中断 IOP I/O 外设 IOPB 指令端片上外设总线 IOSTANDARD 一种基本映射约束和综合约束。您可以使用 IOSTANDARD 将 I/O 标准分配至 I/O 基元。带有 IOSTANDARD 的所有组件都必须遵守 Select I/O 技术组件所遵循的布局规则（库规则）。 IOU 输入/输出单元 IP 查看 Intellectual Property. IPG 封包间隙 IPIC IP 互连。 IPIER IP 使能寄存器 IPIF IP 接口 IPIR IP 中断寄存器 IPISR IP 状态寄存器 IPR 中断挂起寄存器 IRQ 中断请求 ISA 指令集架构。ISA 用于描述如何为编程人员显示处理器的各部分内容（包括指令集、寄存器、中断、异常和地址）。 ISC 中断源控制器 ISE® 集成软件环境 ISE 文本编辑器 是 Xilinx 软件，您可以使用它来创建、查看和编辑文本文件，如 ASCII、UCF、VHDL、Verilog 和 Tcl 文件。 ISERDES 输入并串行转换器另请参见：SERDES。 ISim ISE 仿真器软件 ISO 国际标准组织 同步数据传输 一种具有时效性的数据传输，如视频等。它依赖于有保证的时延和带宽。 ISR 中断状态寄存器 ISS 指令集仿真器 迭代设计 使用指导文件将更改的逻辑添加到已经过时序验证的设计中。它将使用指导文件中的 FPGA 资源来实现尚未更改的逻辑，从而可确保这些路径上的时序保持一致。对于已更改的逻辑，它将使用通用的映射、布局和路由过程来实施。 ITM 仪器跟踪模块（CoreSight 子模块）。应用于 Zynq-7000 All Programmable SoC。 IUS 精锐型统一仿真器    返回页首
J
JEDEC 电子装置工程联合委员会。将器件位图信息下载到器件编程器所使用的 CPLD 文件格式。 JESD JEDEC 标准 JTAG 联合测试行动组、IEEE 1149.1 标准测试访问端口和边界扫描架构    返回页首
K
卡诺图 是函数乘积的和的二进制表示方法。卡诺图是一种真值表类型，您可以通过该表获得定义了函数的简化方程。这类方程的简化称为极小化。 KHz Kilohertz KSPS 每秒一千个采样    返回页首
L
L/T 长度类型 标签 贴在总线、引脚、网络或组件上用于标识该物体的文字。 LAN 局域网 锁存器 两个输入 D 和 L 提供的两态缓冲器。当 L 输入处于低电平时，锁存器将作为透明输入来执行；在本例中，锁存器将作为缓冲器，并输出 D 输入的值。当 L 输入处于高电平时，锁存器将忽略 D 输入值。 锁存输入 捕获异步输入的输入。 LBUS 本地总线 LCA 逻辑单元阵列 LCA file FPGA 实现文件。 LCRC Link CRC LDMOS 横向扩散金属氧化硅（场效应晶体管） LDT 查看 闪电数据传输 引线/焊球涂层 引线框架封装上和 BGA 封装所用焊球的镀铅材料成分。此外，倒装片封装中焊球材料的用料也应在适当情况下予以报告说明。 Pb = Lead Sn = Tin Ag = Silver 化学品符号前面的数字代表所用材料的成分百分比。 位准敏感扫瞄设计 LSSD. 是一种扫描路径技术，系统将锁存器用作双稳态以及两个或多个独立的可控（两相无重叠）时钟。系统设计还必须是电平敏感的设计：时钟升降次数不应该影响正确的操作，并且锁存器必须是安全的. 位准敏感扫瞄设计 LSSD. 是一种扫描路径技术，系统将锁存器用作双稳态以及两个或多个独立的可控（两相无重叠）时钟。系统设计还必须是电平敏感的设计：时钟升降次数不应该影响正确的操作，并且锁存器必须是安全的. LF 局部故障 LFI 局部故障指示器 LFP 文件 由 PACE 创建的逻辑布局规划文件，用来存储分组和颜色设置。您不能编辑此文件。如果有一个文件与 UCF 文件位于同一目录中，则 PACE 会自动读取此文件。 LFSR 线性回馈移位寄存器。是通过异或门电路（标准格式）将某些阶段与第一个元件的输入相连的移位寄存器，或是将最后一个阶段与寄存器（模块化格式）的第一个和中间阶段的输入上的异或门电路相连的移位寄存器。 Libgen Xilinx® Platform Studio (XPS) 技术的库生成器子组件。 库 是一组宏，如加法器、缓冲器和触发器，它们是 Xilinx® 接口的一部分。 LibXil 标准 C 库 Xilinx 嵌入式开发套件 (EDK) 库和器件驱动程序提供了标准的 C 库函数以及访问外设的函数。 Libgen 会自动为每个基于微处理器软件规范 (MSS) 文件的项目配置 EDK 库。 闪电数据传输 闪电数据传输 (LDT) 是芯片间的互联方式，每个八线链路带宽最低为 6.4Gb/秒，并可支持多达 32 个链路。 .ll 文件 逻辑分配文件，表示存储元件（如锁存器、触发器和 IOB 输入和输出）的比特流位置。硬件调试器将使用此文件来定位读回比特流中的信号值。 LLC 逻辑链路控制 LLDP 链路层发现协议 LMB 本地存储器总线低延迟同步总线，主要用于访问片上 block RAM。 MicroBlaze™ 处理器包含了数据和指令 LMB。 LMFC 本地多帧时钟 LO 本地震荡器 加载 输入端口。 加载方向 数据存储在 PROM 中的方向。 在上行方向中，数据是按升序存储的。在下行方向中，数据是按降序存储的。 LOC 查看 站点布局约束 锁定 PCF 文件中的锁定约束，用于锁定组件。锁定路由约束是指当前的路由是无法更改或取消的。锁定布局约束是指已放置的组件是无法取消放置、移动或删除的。 LOF 帧丢失 逻辑 大部分数字电子系统中具有三个主要的 IC 类别：微处理器、存储器和逻辑，逻辑是其中一个类别。 您可以在需要更高速率（比微处理器提供的速率高）的数据管理和控制功能中使用逻辑。 逻辑分配文件 用于探测的文件，它的扩展名为 .ll。 此文件提供了 RAM、I/O、锁存器和触发器值的位位置。 逻辑元件 用于定义设计逻辑的构建模块。这些元件通常为基元（如触发器、与门电路等元件）或宏（基元的高级组合）. 逻辑图标 是逻辑资源的图形表示，如触发器、缓冲器或寄存器。 逻辑优化 是减少使用面积或提高设计速度的一种过程。 逻辑综合 是从高级逻辑抽象（通常为 Verilog 或 VHDL）开始，并使用包含基元的库自动创建较低级逻辑抽象的过程。 逻辑约束 逻辑约束是在映射或拟合之前连接到设计元件的约束。 长线路 用于连接主全局网络或任何次全局网络的长线路。长线路会使用具有最小延迟和歪斜的芯片长度或宽度来传递信号。 超前进位 是一种技术，用于减少并行加法器中的进位传递延迟。所有进位都是同时添加的。 查看表 (LUT) 查看表 (LUT) 用于在 CLB 中实现函数生成器。系统将为每个函数生成器（共两个）提供四个独立的输入（F1-F4 和 G1-G4）。这些函数生成器可以为四个输入实现任何随机定义的布尔函数。H 函数生成器可以为四个输入实现任何布尔函数. 当与一个或多个触发器结合时，可构成 FPGA 中最基本的存储器可编程逻辑元件。 LOS 信号丢失 低逻辑电平 二进制逻辑中有两个逻辑电平：高 (1) 与低 (0)。低状态代表两个电压中的低电压，一般为 0V。 低歪斜资源 某些器件上的辅助路由资源，它们将提供高扇出和低歪斜的信号路由。这些资源要比全局路由资源 (BUFG) 更灵活，因为它们可以传送任何信号，而不仅是时钟信号。 LPDDR 低功耗双倍数据速率 LSB 最低有效位/最低有效字节 LSSD 查看 电平敏感扫描设计 LTE 长期演进 LTSSM 链路调训和状态状态机 LUT 查看 look-up 表. LVDS 低压差分信号。时序分析路径，即同步元件或管脚数据输入的汇聚节点或停止点。 LVTTL 低压晶体管-晶体管逻辑    返回页首
M
MAC 媒体访问控制器. MAC 累加运算数字信号处理系统中运算性能的测量。FPGA 能达到最高的 DSP 性能，每秒计算 5000 亿次 MAC。 宏 由网络、基元、触发器或锁存器构成的组件，它用于实现高级函数，如加法器、减法器和除法器。软宏和关联布局宏 (RPM) 都是宏的类型。 宏单元 是 CPLD 逻辑单元，它仅由门电路组成。宏单元可以实现组合型和寄存型方程。 数量比较器 是一种组件，其功能是进行数量多少的比较。 主窗口 显示窗口时所在的背景。 映射 将设计逻辑元素分配至在器件实际实现逻辑函数的特定硬件元素的过程。 掩码编程门阵列 在 IC 制造过程中编程的可定制器件。 主从触发器 依次激活的两个触发器，旨在避免出现亚稳态情况。 材料数据申报说明 Xilinx 所使用的 MDDS 模板基于电子工业协会 (EIA) 于 2003 年 9 月 19 日发布的 A 级和 B 级材料《材料成分申报指南》。根据 EIA 要求，“A级”清单包含符合现行法规规定的材料与物质： 禁止其使用和/或市场营销 限制其使用和/或市场营销 要求根据其它法规影响提供报告与结果 根据 EIA 要求，“B级”清单包含行业已决定公布的相关材料及物质，因为其符合下列一项或多项标准： 可为使用周期结束管理带来经济价值的重要材料／物质 可对环境、健康或安全产生重大积极影响的材料／物质 会引发有害废物管理要求的材料／物质 可对使用周期结束管理产生负面影响的材料／物质 查看 EIA 标准，了解更多信息。 最强编码 最强编码是一种状态机编码类型，它使用最少量的寄存器进行状态机编码。每个寄存器都会发挥其最大的功能性。 MB 兆字节 Mbps, Mb/s 每秒兆比特 MCA 主完成中断 MCH 多播信道 MCS-86 MCS-86 是 Xilinx® 工具支持的 Intel PROM 格式。 其最大地址为 1 048 576。 此格式支持高达 (8 x 1 048 576) = 8 388 608 个位的 PROM 文件。 MDC 管理数据时钟 MDD 文件 微处理器驱动程序描述文件。 MDDS 查看 材料数据说明书 MDIO 管理数据输入/输出 MDM 微处理器调试模块 存储器单元 用于存储数字信息的数千个寄存器集合。 菜单栏 位于主窗口的顶部，用于访问各个菜单的区域。 MEP 主错误毒药 亚稳态 亚稳态是指在下一个输入之前触发器状态更改时发生的未知状态。要防止该问题的发生，请使用主从触发器或设计一个执行触发器，以便它可以对时钟边缘的一个边缘（正极或负极）作出响应的触发器。 MFS LibXil 存储器文件系统。MFS 提供了使用文件句柄来管理程序存储器的用户功能。 MGT 千兆位级收发器 MHS 文件 微处理器硬件规范文件。MHS 文件用于定义嵌入式处理器系统（包括总线、外设、处理器、连接功能和地址空间）的配置。 MHz 兆赫 移植 设计从一个器件转换到另一个器件的过程。该器件可能是或可能不是同一系列产品。 设计数据文件从旧版的 Xilinx® 开发系统转换到更新版本系统的过程。 MII 媒体独立接口 MIMO 多输入多输出 极小化 使逻辑函数简化为具有最少乘积项的乘积和表达式的过程。 MIO 多用途 I/O MISO 主输入从输出 混合模式设计 由原理图模块和行为模块组成的设计。 MLD 微处理器库定义文件 MM2S 存储器映射到数据流 MMCM 混合模式时钟管理器 (MMCM) MMD MDIO 管理器件 MMU 存储器管理单元 模型注册表 是一个列表，可能包含原理图、电子设计数据模型 (EDDM) 单一对象和符号，它将确定可以使用哪些模型来描述组件。 MODF 模式故障错误 模块 任何模块或符号。 使用输入和输出来定义约束的约束设计元件。该模块将基于输入值来表示输出的逻辑函数。 模块化模块或基元，它是基本的库元素或构建模块。所有设计最终都必须通过实现工具分化至基元级别，以便表示所实现的硬件设计。 MOSI 串行数据输出信号线 MP 记忆多项式 MPD 文件 微处理器外设定义文件。MPD 文件包含了外设的所有可用端口和硬件参数。 MPLB 主处理器本地总线 MPMC 多端口存储器控制器 MPS 最大负载大小 MPU 微处理器单元 MRL 存储器读取行 MSDPD 混合信号数字预失真 MSE 主 SLVERR。 另请参见：SLVERR。 MSI 消息信号中断 MSK 最小频移键控 MSPS 每秒一千个采样 MSR 模式选择寄存器 MSS 文件 微处理器软件规范文件。 MTU 最大传输单元 多周期路径 两个寄存器之间的路径，它在时序上要求是多个寄存器时钟周期。 多路复用器 可编程的路由控制。此组件会从一系列线路中选择一个输入线路作为输出。 MUR 主机不支持的请求。另请参见：UR。 MWI 存储器写入无效    返回页首
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NAK 未公认 NCD 本地电路描述 NCF 文件 网表约束文件 NCO 数控振荡器 ND 新数据 NDA 非公开协议 网络 两个或多个符号实例引脚间的逻辑连接。在布线后，抽象的网络概念将转换为物理连接（称为线路）。 组件或网络之间的电气连接。它还可以是来自单个组件的连接。它与线路或信号相同。 网络名称 用于标识网络的名称。 网表 电路连接的文本描述。它基本上是连接器列表、实例列表，并且对于每个实例来说，它是连接至实例终端的信号列表。此外，网表还包含属性信息。 网络 是逻辑元件和线路（网络或连接）的集合，用于定义它们互连的方式。 NGC 文件 本地通用电路（NGC ）文件是一种网表文件，它包含了逻辑设计数据和约束。此文件会替代电子数据交换格式 (EDIF) 和网表约束文件 (NCF) 等文件。 NGD 本地通用数据库文件，用于描述简化为 Xilinx® 基元的逻辑设计。 NGD2EDIF 根据 Xilinx® 基元集将设计转换成 EDIF 2 0 0 网表的程序。您可以使用它执行路由前和路由后设计仿真。 NGDBuild 该款 Xilinx 程序可执行转换全部 EDIF 或 NGC 格式设计网表需要的所有步骤，然后在单个合并 NGD 文件中写入描述逻辑设计的结果。 NGM MAP 生成的设计文件，它包含了有关逻辑设计以及逻辑设计如何与物理设计对应的信息。 NGO 文件 Xilinx 专用格式的二进制文件，它包含了有关设计的原始组件和分层结构的逻辑描述。 节点 在整个设计分层结构中通过符号上的引脚连接的网络结点。 NPI 本地端口接口 NRE 不循环工程在固定逻辑芯片设计领域，指的是客户在设计芯片时产生的一次性前期成本。包括软件工具、工程设计时间、设计验证、掩模组以及原型。在可编程逻辑领域，通常指的是将 PLD 设计转换为固定逻辑设计来降低成本的相关开支。 时钟周期数 在同步模式调试期间，快照之间应用的时钟数量。该值将显示在水平轴上的快照数字之间。    返回页首
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OBSAI 开放式基站架构创始组织 OCM 片上存储器 ODELAY 输出逻辑延迟 偏移 用于定义外部时钟与其相关的数据输入或数据输出引脚之间的时序关系。 独热码 是一种编码类型，即一个状态寄存器仅表示一种状态。一次只能有一个触发器处于活动或热编码状态。位位置可表示该值。例如，在状态机语言中，可以为其自己的存储寄存器（触发器）分配每一种状态，但一次只能有一种状态处于激活状态。 一对一逻辑 在 Xilinx FPGA 器件中，一对一逻辑是设计输入阶段指定的逻辑与器件中实现的逻辑之间的准确对应。例如，如果您在设计中绘制了三个逆变器，那么在已编程的器件中将具有三个对应的逆变器。这种对应关系可以非常直观地显示时序延迟的逆向注解，并确保您的原始设计与已完成的器件之间不会产生差别。 ONFI 开放式 NAND 闪存接口 OOR 范围以外 OPB 片上外设总线 开盒方法 开盒方法就是以交互方式使用 Xilinx® 设计系统 (XDS) 来执行实现流程的方法。它在传统意义上被称为“手动流程”。 优化 减少使用面积或提高设计速度的过程。 优化器 用于执行逻辑优化的程序。 选项 修改程序运行方式的特性。选项通常由用户来设置。 振荡器 可用作时钟的双稳态电路。双稳态为 0 和 1。 OSD 在屏显示技术 OSERDES 输出串行器/解串器。另请参见：SERDES。 OSI 开放式系统互连 OT 超温 OTG (USB) On-the-Go 输出延迟 使用输出来确定其他逻辑输入，并且通过其他逻辑输入来正确识别输出所允许使用的最大时间。 溢出 是值无法用指定的位数来表示的一种现象。它是一种可转换为错误或被忽略的信号。在设计中，可以将此错误解释为一种信号。同时也被定义为当输入数据超过输入缓冲器存储容量时所出现的情况。 OVI 开放式 Verilog 国际组织。这是一个非盈利组织，旨在推动、维护和支持 Verilog HDL 在全球范围内的使用。OVI 为 Verilog HDL 提供了 IEEE 1364 标准支持。    返回页首
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P1dB 1dB 圧縮点 PA 功率放大器 PACE 管脚区域约束编辑器。 是一个 GUI 工具，用于定义合法引脚分配并创建正确大小的区域约束。 封装 芯片（如 PG84、VQ100 和 PC48）的物理封装。 封装标识 所列材料与封装有关。关联信息到特定器件部件号，指的是部件号的封装标识部分。如： XC3S200-4TQ144C. 粗体、下划线部分代表封装标识。如果是无铅封装，封装标识会添加一个附加“G”。例如，TQ144（标准）应为 TQG144（无铅）。 封装引脚 封装引脚是为其分配 I/O 端口的封装的物理引脚。封装引脚将按组分配到 I/O 库中。有关封装引脚和 I/O 库的更多信息，请参考器件规范。 数据包 在 PCI EXPRESS® 链路中传输的数据单元。3 个分组类型：TLPs、 DLLPs 和 PLPs。 管脚 集成电路上的物理连接管脚。芯片上的所有信号都必须通过管脚传入和传出。管脚将按顺序连接至封装引脚，以便信号可以传入到集成电路封装中或从其传出. 管脚到管脚路径 (P2P) 是从芯片输入开始直至到达芯片输出的路径。管脚到管脚路径时间是数据进入芯片，然后通过逻辑和路由，并离开芯片所需的最大时间。该路径将不受任何时钟信号的控制或影响. 管脚到设置路径 (P2S) 是从芯片输入开始直至到达触发器、锁存器或 RAM 输入的路径，其中为控制信号提供了设置时间。管脚到设置路径时间是数据进入芯片，然后通过逻辑和路由，并在时钟或控制信号到达之前到达输出所需的最大时间。 PAL 查看 可编程矩阵逻辑. PAO 文件 外设分析有序文件。PAO 文件用于定义综合和仿真所需的硬件描述语言 (HDL) 文件的有序列表。 PAR 峰均比 查看布局布线 并行加法器 是同时添加多个位的一种加法器实现。将并行加法器的各个进位连接起来，从而可同时生成总和。 并行电缆 III 电缆总成，它包含了用于保护您的 PC 并行端口的缓冲器和一系列连接到您的目标系统的头。 PARTGen 是一个命令，它会根据您选择的选项来显示有关已安装的 Xilinx 器件和系列的各种信息。 分区 跨多个器件来分隔单个设计的过程。 是集成的最高级别（涉及密度）。 路径 是一系列连接的网络和逻辑元件。路径具有起点和终点，它们会因路径类型而有所不同。 路径延迟 信号通过路径传递所花费的时间。 PBCH 物理广播信道 PBD 文件 处理器框图文件 PCB 印刷电路板 PCC 预测命令控制器 PCF 文件 物理约束文件此文件包含映射后从逻辑约束中获得的物理约束。同时，FPGA Editor 中的任何约束更改也会写入到 PCF 中。 PCFICH 物理控制格式指示符信道 PCH 寻呼信道 PCI 外设组件互连 PCIBAR 外设组件互连基址寄存器 PCS 物理编码子层 PDA 并行分布式算术 PDCCH 物理下行链路控制信道 PDF 可移植文档格式 PDSCH 物理下行链路共享信道 周期 时钟周期规范会检查时钟域中的所有同步元件之间的时序，而这些元件已在目标元件组中进行了定义。如果时钟被定义为一个或另一个时钟域的函数，则该组可能包含通过两个时钟域的路径。周期规范会随时钟网一起提供。 PERR 奇偶校验误差 PHICH 物理 HARQ 指示符信道 PHY 物理端接口 PHYAD 物理地址 物理模块 (Pblock) Pblock 是在布局规划期间在 PlanAhead™ 软件中定义的模块。从传统意义而言，您可以为 Pblock 分配一个逻辑实例或一组逻辑实例。 Pblock 可以使用区域（如 FPGA 器件上定义的矩形）来约束逻辑。放置在 Pblock 中的网表逻辑将会接收适用于 ISE 软件的 AREA_GROUP 约束。Pblocks 可以被指定为特定的 RANGE 类型，从而仅包含各种逻辑类型（如 SLICE、RAM/MULT 和 DSP）。 您可以使用多个矩形来定义 Pblock，从而创建非矩形形状，如“L”形和“T”形。 物理约束 连接到物理设计（也就是执行映射后的设计）中的设计元件的约束。这些约束将在映射期间创建的物理约束文件 (PCF) 中定义。 物理层 PCI EXPRESS® 架构中的最低三层。 PID USB 包的数据包标识符字段 PIM 物理实现模块。在模块化设计中使用的这一术语是指已完成设计并准备合并到顶级设计中的单个模块。 引脚 符号引脚或封装引脚。封装引脚是集成电路封装上的物理连接器，它会将信号从集成电路中传入和传出。符号引脚也称为实例引脚，它是实例到网络的连接点。 引脚回馈 引脚回馈会指定相关信号是来自实际的器件引脚，而不是来自通用互连矩阵 (UIM)。 PIN2UCF 是 Xilinx 程序，通过读取为 FPGA 放置的 NCD 文件或为 CPLD 放置的 GYD 文件，以在 UCF 文件中生成引脚锁定约束。PIN2UCF 会将其输出写入到现有的 UCF 文件中。如果没有 UCF 文件，PIN2UCF 会创建一个新文件。 PIP 参见 可编程互联点。 PL Zynq-7000 All Programmable SoC 中的可编程逻辑。相当于 7 系列器件中的 FPGA PLA 可编程逻辑矩阵 布局布线 布局布线 (PAR) 是一款用于对 FPGA 设计进行布局布线的程序。此过程称为设计实现。布局布线使用后端实现软件工具，是连接 FPGA 中各种存储器元件的工艺，可创建定制逻辑电路。 布局器 是一种工具，可以将您的设计中的逻辑映射到目标 FPGA 中的特定位置。 布局器力度 是用户控制的参数，用于平衡运行时与布局效率的关系。 放置 为设计逻辑分配物理器件单元位置的过程。 平台 Xilinx 将平台定义为包含一系列技术的概括性术语，并作为设计生态系统的一部分进行编译并提供给客户。查看: 目标设计平台. Platgen Xilinx® Platform Studio (XPS) 技术的硬件平台生成器子组件。 PLB 处理器本地总线 PLD 可编程逻辑器件集成电路由两类门阵列组成：与阵列和或阵列，它们可以提供乘积和的算术表示。PLD 包含了三种不同的芯片类型：PROM、PAL 和 PLA。 最灵活的器件是 PLA（可编程逻辑阵列），在该器件中与门电路阵列和或门电路阵列都是可编程的。但在 PROM 器件中，仅或门电路阵列是可编程的。而在 PAL 器件中，仅与门电路阵列是可编程的。PLD 编程是通过烧断必须中断连接的路径上的熔丝来完成的。FPGA 和 CPLD 均属于 PLD 类别。 PLL 锁相环 PLP 分组层协议 PLUSASM 是 Xilinx 专用的布尔方程语言，用于表达映射到 Xilinx CPLD 的行为设计。 PMA 物理媒体附属装置 PMCH 实体组播通道 PMD 物理媒体相关子层 端口 连接分层边界上的信号的逻辑连接器。端口位置是指 IC 上的封装引脚。 POS-PHY4 同 PL4. 13.3 Gb/秒并行链路层至物理层接口适用于通过 SONET 传输的数据包和单元，可充分满足 OC-192c 和 10 Gb/秒以太网应用的需求。POS-PHY4 是 16 位点对点互联，采用双倍数据速率时钟，可提供每位 832 Mb/秒的信号发送。 综合后仿真 这种仿真通常是将 HDL 代码扩展到门电路后才完成的。综合后仿真类似于行为仿真，因为会检查设计行为。两者的不同之处在于，在综合后仿真中，会检查综合工具的结果。如果综合后仿真和行为仿真相一致，则 HDL 仿真工具会正确解释 HDL 代码。 PRBS 伪随机二进制序列 PCIe 请求控制寄存器 PRIDR PCIe 请求 ID 寄存器 基元 Xilinx 库中最简单的设计元件。基元是“原子”级的设计元件，您可以合并这些基元来创建宏。简单的缓冲器、BUF、具有时钟使能和清除功能的 D 触发器和 FDCE 都是 Xilinx 基元实例。 探测 是检查器件状态的过程。 进程 并发运行的逻辑块。 硬件和软件编程的不同之处在于，硬件编程是一种并发进程，而软件编程是一种线性进程。 工艺技术 是将空白硅片转换为含有数百个甚至上千个芯片的制成硅片。在最终使用这些芯片之前，它们会经过测试，并组装成塑料或陶瓷封装。 产品质量 产品质量代表产品平均重量（单位克）。封装重量会因封装中采用的晶片不同而有细微差异。 乘积和 乘积和的补码。特别是，输入组合等于 0 的函数输出。 乘积项 CPLD 中的基本存储器可编程逻辑元件。 乘积项层叠 是将包含四个乘积项的组从一个宏单元传送到另一个宏单元，以增加可用乘积项数量的过程。 可编程矩阵逻辑 是由可编程与矩阵组成的可编程逻辑器件，该矩阵的输出会驱动固定的或门电路。这是一种最早的、在逻辑密度上形式最简单的可编程逻辑。PAL 可轻松实现小型函数（最多 100 个门电路），并且运行速度非常快，但它们实现大型函数时效率却很低。 可编程互联点 是一种电路，它提供了用于将 IOB 和 CLB 输入和输出连接至逻辑网络的路由路径。PIP 是由 CMOS 晶体管组成的，您可以打开和关闭它来激活 PIP。 编程器 是用于对 FPGA/CPLD 器件本身进行编程的硬件盒及其相关的软件，或用于存储编程数据的存储器器件。 编程 是在 FPGA 中配置可编程互连的过程。 项目导航器 是 ISE 的主窗口。您可以通过项目导航器软件访问 ISE Design Suite 中的所有 GUI 设计工具。 PROM 可编程只读存储器。 PROM 文件 组成一个或多个数据流的一个或多个 BIT 文件（比特流）。该文件可使用以下任意一个业界标准格式进行格式化：Intel MCS86 HEX、Tektronics TEKHEX 或 Motorola EXORmacs。 PROM 文件包含了用于指定比特流长度的头，以及配置 FPGA 所需的所有成帧和控制信息。您可以使用它对一个或多个器件进行编程。 PROMGen 是将 BitGen 生成的配置比特流 (BIT) 文件格式化为 PROM 格式文件的 Xilinx 程序。PROM 文件包含适用于 FPGA 的配置数据。 传递 是信号从设计的一个点传输到其他点的过程。约束传递是指所有适用于设计中的特定约束的设计元件和网络。 原型设计 新器件的第一个完整功能模型。 是在生成最终版芯片之前使用的模型。 PS 处理系统Zynq-7000 All Programmable SoC 的全新处理器部分。 PSC 并串移位寄存器 伪逻辑 是临时插入到设计中以便确定连接逻辑在模块中的相对位置的逻辑。在执行模块化设计时将使用伪逻辑。 PSF 平台规范格式。是驱动 Xilinx® 嵌入式开发套件 (EDK) 工具的一系列数据文件的规范。 PSK 相移键控 PSR PCIe 状态寄存器 PTM 程序跟踪宏单元（调试/跟踪子模块） PTP 精确定时协议 下拉电阻器 是用于降低器件输出阻抗的器件或电路。通常是使器件或电路输出电压处于或低于系统中的下一个数字器件的零输入电平状态的电阻网络。 上拉电阻器 是使器件的输出电压处于高电平的器件或方法。通常是连接到正极电源的电阻网络。 PWM 脉冲宽度调制    返回页首
Q
Q 正交 QAM 正交幅度调制 QM 正交调制器 QMC 正交调制器校正 QW、QWORD 四倍长字。八字节。    返回页首
R
R/W 读/写 R/WC 读/写清除 RAC 读取地址信道控制器 竞争检查 是将数据从源寄存器传递到目标寄存器所用的时间与驱动每个寄存器的时钟线的歪斜量之间的比较分析。如果时钟歪斜大于传递时间与保留时间之和，则存在竞争情况。 基数 通常为二进制、八进制、十进制或十六进制基数，在波形查看器中会使用这些基数来显示波形。 RAM 随机读取存储器。读写存储器，其访问时间不依赖于数据的物理位置。 基于 RAM 的 FPGA 是其配置数据将编程到随机读取存储器中的 FPGA。您可以对这些器件进行重新编程。 RapidIO 一款适用于嵌入式系统的新一代交换结构互联架构，同时针对高带宽与低时延进行了优化。在 250 MHz 及更高时钟速率下，最初的实现方案有望超过 1.0 Gb/秒的吞吐量。应用将包括网络、多媒体、存储以及信号处理领域中的嵌入式系统。 rat's nest 是一种由线条组成的图示，用于表示在 Floorplanner 窗口中放置的逻辑之间的连接。 RBT 文件 原始 BIT 格式文件。ASCII 版本的 BIT 文件。 RC 根联合体 RCB 读取完成边界 RC/EP 根联合体/错误毒药 RDC 读数据信道控制器 RE 无线电设备 读回 是将下载到 FPGA 器件上的逻辑读回到源的过程。目前提供了两种读回方式。 逻辑读回通常伴有比较检查，会验证是否下载了完整的设计。 状态读回存储在器件存储器元件中，以确保器件能按预期那样运行。 可重配置计算 一种在系统设计中使用可编程逻辑器件的方法，可修改基于硬件的逻辑执行各种任务。众多优势包括使用更少的组件、更低的功耗，并可带来高度的灵活性。此外，还可对现场联网设备进行远程升级或维修。 REGAD 寄存器地址 寄存器 用于存储位（1 和 0）的数字电路。 关联布局宏 表示任何一种“软宏”，它包含了一个或多个用于指定相对布局的 RLOC 约束。它就像“确保这两个触发器放置在同一个 slice 中”那样简单，它是每个 LUT、MUX 和触发器关联布局的成熟规范。 相对最小延迟 相对的最小延迟。在指定的操作条件（温度和电压）下操作的最小延迟值。 电阻 是一种基于导体材料、大小和温度的属性，它将确定电位在指定的压差下所产生的电流量。材料电流阻抗，会以热能的方式消耗功率。 网络上的输出引脚驱动。 资源图形 是对目标 FPGA 布局规划窗口中的元件的图形表示，如 CLB 和 IOB 中的函数生成器、寄存器和三态缓冲器。 RF 读取 FIFO 寄存器 RFI 寄存器文件接口 RFI 远程故障指示器 RFO 读取 FIFO 占用寄存器 RGB 红绿蓝 RGMII 简化的千兆位媒体独立接口 波纹计数器 用于增强触发器功能的一系列连接。波纹计数器也称为异步计数器。 RMS 均方根 RO 只读 RoHS 合规性 Xilinx 将 RoHS 定义为均值产品，符合当前面向所有六种物质的 RoHS 要求，其中包括铅在均质材料中重量不超过 0.1% 的要求。在设计需要高温焊接时，Xilinx 无铅产品／RoHS 产品适用于特定的无铅工艺。 ROM 只读存储器。静态存储器结构，它会无限期保留状态，即使电源关闭也如此。它可以是函数生成器的一部分。 布线器 是用于连接所有相应的引脚来创建设计网络的实用程序。 布线努力度 布线器努力度是指用于平衡运行时与路由效率的用户控制参数。 路由 路由是为互连了逻辑单元的 FPGA 中的物理线段分配逻辑网络的过程。 布线层 布线层是用于互连的导电层。 RPM 关联布局宏 (RPM) 用于定义构成其逻辑的基元的空间关系。它是一个不可分隔的逻辑元件模块，将作为设计中的一个单元来放置。 RRU 远程射频单元 RS 调和子层 RTC 实时时钟 RTL 电阻器电晶体逻辑 寄存器传输层 RTL 查看器 是 Xilinx 软件，您可以通过它查看通用符号（与目标 Xilinx 器件无关）的预优化设计的原理图表示，如加法器、乘法器、计数器、与门电路和或门电路的原理图表示。 RTR 远程传输请求 RTT 往返时间 运行 一种综合或实现尝试。每一次运行都与特定的策略有关。您可以使用多个处理器同时启动多个运行，或按顺序执行这些运行。这些运行是按顺序排列的，其状态会显示在 PlanAhead™ 软件中。 RW  读/写 RWC 读/写清除 RX, rx 接收器 RXAUI 更少引脚的扩展附加单元接口 RXEOF 帧接收结束 RXSOF 帧接收开始    返回页首
S
S2MM 流到存储器的映射 SA 源地址 SBO 从 BAR 溢出 SCA 从完成终止 可扩展优化架构 说明所有 7 系列 FPGA 器件系列，无论是低端器件还是超高端器件，都是采用相同的逻辑、存储器、DSP 和时钟等核心构建模块构建。 扫描测试 同步测试 CLB 和 IOB 模块的过程。 原理图和符号编辑器 是 Xilinx 软件，您可以通过它为原理图设计输入创建、查看和编辑原理图和符号。 SCK 串行时钟 脚本 是一系列命令，用于自动执行复杂的操作（如设计流程中的步骤）。 SCT 从完成超时 SCU Zynq-7000 All Programmable SoC 中的嗅探控制单元 SD/SDIO SD/SDIO 存储器器件主机控制器 SDA 串行分布式算术 SDF 查看 标准延迟格式 SDI SAP 缺陷指示器 SDK 软件开发套件 SDMA 软直接存储器访问 SDR 单一数据速率 SD/SDIO SD/SDIO 存储器器件主机控制器 种子 是一个随机数字，用于确定单元在设计中的放置顺序。 种子布局 种子初始布局的操作。 SelectMAP 模式 是一种配置模式，它会为可用于配置和读回操作的配置逻辑提供 8、16 和 32 位双向数据总线接口。 SelectRAM 是指通过查看表构建的片上 RAM，它可以具有双端口或单端口。SelectRAM™ 存储适用于基于 LUT 的分布式 RAM 和 block RAM。 SEP 从错误毒药 SERDES 串行器/解串器。另请参见：OSERDES. SERR 系统错误 置位/复位 此操作可以通过异步置位/复位属性来完成。此功能还可以通过全局重置 STARTUP 基元来实现。 建立时间 在数据输入到达时钟器件触发边缘之前趋于稳定所需的时间。 SEU 单粒子翻转 SF 储存和转发 SFD 帧首定界符 SFP 小型可插件 SG 分散收集 SGMII 串行千兆位媒体独立接口 移位寄存器 是一种寄存器，您可以以并行方式将数据载入到寄存器中，并从寄存器中移出该数据。它是指以串联方式连接的触发器链。 SIB 从非法突发 SIE 串行接口引擎 信号 线路或网络。 信号别名 是网络名称，用于指设计中的所有同等网络。信号别名是指将总线名称分配给更大总线中包含的较小总线或信号的过程。 信号绑定 将低级 XNF 文件中的网络连接至高级 XNF 文件中的引脚的过程。 Simgen 是 Xilinx® Platform Studio (XPS) 技术的仿真生成器子组件。 仿真 用于验证设计逻辑和时序的过程。 仿真网络 提交给仿真器进行功能性和时序仿真的文件。 同时开关输出 SSO 在地面或芯片内部的功率级发生的电压高峰，这主要是由接地引脚、连线和地面金属化的混合电感引起的电流变化。在多个输出状态同时发生改变时会经常出现这种问题。 单倍线 是在该线路交叉的每个开关矩阵上切换的线路。 站点 是 PlanAhead™ 软件使用平铺网格方式表示的特定 FPGA 器件资源，您可以使用这些资源来实现设计网表。在进行网表实例布局时会为这些实例显示和提供基元逻辑站点。这些站点具有不同的形状和颜色，旨在区分对象的类型（如 RAM、MULT、CLB、DSP、PPC 和串行收发器 ）。您可以使用布局约束“LOC”将叶级逻辑分配至特定的 SLICE，或使用 LOC 和 BEL 约束将其分配至 SLICE 中的门电路。 站点布局约束 (LOC) 您可以将位置约束 (LOC) 分配至已为特定 SLICE 坐标分配了固定布局站点的叶级实例。这些约束不同于 BEL 约束，是因为它们不会将逻辑锁定到 SLICE 中的特定逻辑门电路中。 分配 LOC 约束会导致 LOC 约束“固化”和应用到为该实例导出的 UCF 文件中。这些 LOC 会作为其各自分配站点中的矩形或站点中的逻辑函数符号显示在“器件”视图中，具体要取决于缩放级别。 SJW 同步跳宽度 歪斜 时钟—信号延迟。 时序裕量 是约束与分析值之间的差异，其中负时序裕量表示错误条件。 转换 输出信号的转换时间。快速转换速率表示转换时间缩短，而慢速转换速率表示转换时间变长。限制转换速率可减少器件中的输出开关激增。转换速率可设置为 FAST 或 SLOW。 转换速率 输出电压从高电平转换到低电平或从低电平转换到高电平的速度。转换速率决定了晶体管的输出状态变化速度。 slice slice 是 FPGA 的基本构建模块，它包含 LUT 和寄存器。每个可配置逻辑模块 (CLB) 都具有两个 slice，尽管 slice 的具体内容可能会因器件系列不同而有所差异。目前提供了三种 Slice 类型：SLICEM、SLICEL 和 SLICEX. SLL 超长线路 SLR 超级逻辑区域 SLVERR AXI4 中的从错误状态。 另请参见：MSE。 SMC 静态存储器控制器 SMP 对称多处理。一般来说，CPU 运行相同的操作系统映像并使用相同的资源。应用于 Zynq-7000 All Programmable SoC。 SoC 片上系统为完整系统承载必要硬件和电子电路（可编程逻辑、存储器、处理、外设接口、时钟和 IO）的芯片。 SOF 帧开始 软宏 库设计元素“宏”，是通过更简单的库元素（如通过触发器和门电路构建的计数器）分层构建的。“软”的含义就是指工具在其认为适合的情况下，可以随意对这些宏来重映射、和布局布线。设计人员同样可以构建带有或不带有 RLOC相对位置 约束的“软”宏。工具可以在指定约束的边界范围内，随意操作映射、布局和布线的过程。您可以使用 RLOC 来完全约束“软”宏，在这种情况下所有的布局都被指定，而无需工具来确定这些布局，但由于其在设计采集中仍具有逻辑表示，因此它仍被视为“软”宏。 SOP 数据包开始 源 驱动某一路径的输出引脚。源是输入管脚和同步元件的输出。您可以使用各种输入文件格式来创建项目。您可以将 RTL 源文件导入为 Verilog 和 VHDL 格式，或将 IP 核模块和综合网表导入为 NGC 或 EDIF 格式来创建各个项目。这些文件被视为源文件。 速度 速度是网络类型、CLB 密度、转换矩阵和架构的一种功能。 速度文件 是 Xilinx 设计系统 (XDS) 的数据文件，它包含了定义器件可用的每个速度等级时序的信息。 SPEEDPRINT 是一个命令，它列出了器件某个速度等级的模块延迟。此程序可用作数据手册的补充内容，但不会替代它们。 SPI 串行外设接口 SPICR 串行外设接口控制寄存器 SPIDRR 串行外设接口数据接收寄存器 SPIDTR 串行外设接口数据传输寄存器 SPIE 串行外设接口中断使能 SPISEL 串行外设接口从设备选择线路 SPISR 串行外设接口状态寄存器 SPISSR 串行外设接口从设备选择寄存器 SPLB 从处理器本地总线 SR 状态寄存器 SRAM 静态随机访问存储器或易失性存储器。只要为 SRAM 持续供电，它便可以保留任何值内容。但在电源关闭后它会丢失这些内容。 SRP 流预定协议 SRR 软件重置寄存器 SRST 软件重置 SSI 堆叠硅片互联技术 SSOs 查看 同时开关输出 STA 静态时序分析. 站点管理实体 独立库 是提供处理器专用的访问函数的一组软件模块。独立库旨在供应用程序直接访问开发板或处理器特性（无中介操作系统层）时使用。 标准延迟格式 是用于指定时序信息的业界标准文件格式。它通常用于执行仿真操作。 标准编码 是一种状态机编码类型，它可以构成状态群集，并将二进制编码用于每个群集中。独热码是一种特殊的标准编码形式，其中每个群集都恰好包含一个状态。二进制编码是一种特殊的编码形式，其中所有状态都属于一个群集。 STARTUP 符号 用于设置/重置所有 CLB 和 IOB 触发器的符号。 静态时序分析 是对与指定约束集相关的设计网络进行点到点的延迟分析。它不包含激励矢量插入。交互式时序分析工具使用此方法来对映射后或者布局布线后的实现生成详细的时序约束、时钟和路径分析 静态时序分析器 是根据其路径来分析设计时序的工具。 状态栏 是位于工具窗口底部的区域，它会提供有关您将选择或正在处理的命令信息。 步长 是模拟时钟模式中的每个值仿真所用的时间长度。 步长大小 时钟模式中每一步长的长度（以纳秒为单位）。 置顶寄存器 这种寄存器可通过热复位保持其状态。 激励信息 在原理图级别定义的信息，它表示将在功能性和时序仿真中模拟的节点和矢量列表。 STL 标准模板库 策略 策略是指一组预先定义的工具命令行选项。您可以使用厂家提供的策略或自己新建策略。您可以为单个运行应用这些策略。 STS 状态流 亚微米技术流程 是现代 IC 制造方法的通用名称，您可以通过这些方法将硅片的尺寸控制在一亚微米（一米的百万分之一）的容差范围内。 SUC 从异常完成 乘积和 输入组合等于 1 时的函数输出。 SUR 从不支持的请求 SVF 串行矢量格式 SWDT 系统监视定时器 转换矩阵 是位于 CLB 模块之间的晶体管集合，它可以实现两个互连线路的连接。PAR 使用转换矩阵和互连来连接 CLB 输入和输出。转换矩阵可减少某些网络延迟。它们具有三种可能的方向：顶部、底部和左侧。 符号 是对某一层级的图形表示。 象征性状态机 是一种状态机，它不为状态表中的不同状态引用状态寄存器中存储的实际值。该软件可确定这些值的取值。象征性状态机所定义的全部内容就是状态之间的关系，即输入信号如何影响状态之间的转换，每一状态期间的输出值以及在某些情况下的初始状态。 同步时钟 是在时钟上升沿上设置或重置触发器的同步控制。 同步调试 是一种调试模式，在该模式中您将使用电缆对时钟进行完全控制。 综合 是从高级逻辑抽象（通常为 Verilog 或 VHDL）开始，并自动使用包含基元的库来创建更低级逻辑抽象的过程。 综合封装 固定的单元库，每个单元包含基元逻辑的详细实现信息。 SYSMON 系统监视器 SYSMONRR XADC 复位寄存器 SZ 大小寄存器    返回页首
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T_DCI 三态数控阻抗 TAP 测试访问端口 目标设计平台 Xilinx 专用术语，说明针对 FPGA 设计将五个重要组件集成到一个通用开发及运行时间环境中，包括： 支持不同设计方法的设计工具 开发板 IP 核 FPGA 芯片器件 目标参考设计 目标设计平台可让软硬件设计人员都能使用通用设计方法、开发工具和运行时间平台。这可帮助他们用更少的时间开发应用基础架构，把更多精力用于为最终应用构建差异化特性。 TBI 10 比特接口 TBR 时基寄存器 是 Tool Command Language（Tcl，工具命令语言）的缩写，它是一种脚本语言，您可以使用它进行快速原型设计、脚本应用、实现图形用户界面和测试。Tcl 是由 John Ousterhout 创建的。Tcl 文件的扩展名为 .tcl。 TCP/IP 传输控制协议/互联网协议 TCSR 计时器控制状态寄存器 TD 传输描述符 TDD 时分双工 TDM 时域多路复用 TD-SCDMA 时分同步码分多址。 技术查看器 是 Xilinx 软件，您可以使用它查看为目标 Xilinx 器件或“技术”优化的逻辑元件设计的原理图表示，例如 LUT、进位逻辑、I/O 缓冲器和特定于其他技术的组件的原理图表示。技术查看器还包括技术视图浏览模式，您可以通过该模式查看设计中的时序路径的原理图表示，从而帮助您进行设计和时序分析。 TEKHEX Xilinx 支持的 Tektronix PROM 格式。其最大地址为 65 535。此格式支持高达 (8 x 65 536) = 524 288 个位的 PROM 文件。 TEMAC 三态以太网 MAC 测试平台 是包含测试矢量来驱动仿真的 HDL 网表。 阈值 是某事件发生或被保留或被表示时的交点。例如，CMOS 阈值和 TTL 阈值。 TIG 时序忽略 时序组 是设计元件（网络、BEL、组件等）的集合，您可以使用它们以相同的方式来约束许多对象。 时序过程 在设计中采用路由网络并计算与每个网络关联的延迟的过程。 timespecs 可以在 HDL 流程或外部文件中指定的命令，这些命令用于指定放置和路由软件设计的时序要求。 时序 计算与设计中的每个路由网络关联的延迟的过程。 时序约束 是应用于指定路径或网络组的一系列约束，它们会确定设计所需的性能。约束可能为周期、频率、网络歪斜或端点之间的最大延迟或最大网络延迟。 时序仿真 是在综合、放置和路由 HDL 设计之后进行的仿真。此仿真的目的是为了检查 HDL 设计在目标技术中的动态时序行为。使用路由设计中的模块和路由延迟信息可以评估电路在最差情况下的行为。 时序规范 是一种规范，用于定义设计中的任何指定路径集所允许的最大延迟。您可以在原理图上输入时序规范。 锡 (Sn) 须缓解 Xilinx 认为如果工艺得到很好控制，锡须风险会非常低。Xilinx 建议对引线上采用 Matte Sn 镀层的产品在 150 摄氏度下进行 1 小时退火处理。Xilinx 有数据显示退火处理是一种有效的晶须缓解方法。研究显示晶须是电镀过程产生压力的结果。退火可通过产生统一金属间层来缓解电镀过程中的压力。 TL See 事务层 TLIF 事务处理层接口 TLP 事务处理层包 TLR1 Timer1 负载寄存器 TLR0 Timer0 负载寄存器 TMR 测试模式寄存器 TNM 是 TIMESPEC 和规范的时序属性部分。 TOE TCP/IP 卸载引擎 从上至下的设计 是 HDL 方法，就是先定义整个设计行为，然后再定义 HDL 模块的方法。是从最高级抽象设计开始，逐渐过渡到基础模块设计，最后使用目标技术实现完整设计的过程。从上至下的设计通常与技术无关，是从最高级设计抽象开始的设计。 顶级文件 PLUSASM 设计的主文件。它包含设计控制信息。它还包含设计方程或含有设计方程的包含文件的引用。 TOW Toggle-On-Write TRACE 时序报告器和电路评估器。是一个 Xilinx 命令行实用程序，它将在基于输入时序约束的基础上执行设计的静态时序分析。它的两个主要功能是时序验证和报告。 跟踪信息 是在功能性和时序仿真中模拟的节点和矢量列表。此信息将在原理图级别进行定义。 事务处理层 PCI EXPRESS® 架构的最高三层。 转换工具 是创建 Xilinx 格式文件的程序。例如，EDIF2NGD 会将 CAE 设计转换为 NGD 格式文件。 修整 是删除未连接或未使用逻辑的过程。 三态缓冲器 一种缓冲器，可以使输出信号端处于高阻抗状态中，从而避免该信号与其他输出信号发生冲突。 三态条件 高阻抗状态。三态也可作为正常输出，例如它可为开、关或未连接状态。 TSB 时间歪斜缓冲器 TTC 三态计时器 TTY 文本命令行界面 TWR 时序向导报告 TX, tx 发送器 TX HPB 传输高优先级缓冲器 TXEOF 帧传输结束 TXSOF 帧传输开始    返回页首
U
UAF 使用接收滤波器 UAR USB 地址寄存器 UART 通用异步接收器-发射器 UCF 查看 用户约束文件 UDT 向上/向下计数定时器 UI 发行单位 UIM 通用互连矩阵。CPLD 器件的路由矩阵。您可以通过此完整填充的转换矩阵将任何输出传送到任意输入中，从而确保所有设计的 100% 连通性。UIM 还可以作为非常宽大的与门电路，将更多的逻辑放置在宏单元中。 UIM_AND 函数 通过 UIM 的内在连线的与门电路结构创建的与门电路。它不需要宏单元资源。 UIM 回馈 UIM 回馈会指定相关的信号是来自宏单元，而不是来自器件引脚。 ULPI 通用低引脚接口 UMTS 通用移动通信系统 无约束 是仅用于内部逻辑的 IOB。此元素不具有外部封装引脚。 下溢 试图从空缓冲读取数据时发生的情况。 统一库 是一组逻辑宏和函数，用于定义设计逻辑。这些元素将在各个产品系列、原理图和 HDL 编辑器中保持兼容性。 单位负载 在指定的条件下为输入或输出表示的阻抗度量。 UPAR ULPI PHY 接入寄存器 UR 不支持的请求。另请参见：MUR。 USB 电缆 通用串行总线电缆。USB I/USB II。在编程和读取逆向配置文件时 iMPACT 使用的编程电缆。 UCF 用户约束文件  用户约束文件 (UCF) 是在逻辑设计上指定约束的 ASCII 文件。这些约束会影响逻辑设计在目标器件中实现的方式。您可以使用该文件来禁用在设计输入期间指定的约束。 UTMI 通用收发宏单元接口 UTRA-FDD UMTS 通用无线访问频率频分复用    返回页首
V
VCO 电压控制振荡器 VCS Verilog 编译的仿真器 (Synopsys) VDMA 视频直接存储器存取 矢量 电路中的一组节点的逻辑状态，它充当时间函数。 在仿真期间为方便起见而重新命名的一组信号。它类似于总线。“总线”是指原理图上的一组信号，而“矢量”是指仿真期间的一组信号。 验证 是读回器件的配置数据，并将其与原始设计进行比较，以确保器件正确接收了所有设计的过程。 Verilog 通用硬件描述语言 (HDL)，您可以使用它在算术级别以及门电路级别的许多抽象级别进行数字系统建模。由 IEEE 标准 1364-1995 定义Verilog 最初是由 Cadence Design Systems 开发的，而目前由 OVI 进行维护。 Verilog 文件的扩展名为 .v。 VHDL VHSIC 硬件描述语言您可以使用硬件描述语言在算术级别以及门电路级别的许多抽象级别来描述数字系统的并行和序列行为。VHDL 由 IEEE 标准 1076-1993 定义VHDL 文件的扩展名为 .vhd 或 .vhdl。 VHSIC 超高速集成电路 VITAL 面向 ASIC 库的 VHDL 计划。是 VHDL 库标准 (IEEE 1076.4)，它用于定义仿真建模、加速以及提高 VHDL 仿真器性能的标准结构。 VLAN 虚拟局域网 VMH 文件 包含适用于 CPLD 设计的文件。 VSEC 特定于矢量的增强功能    返回页首
W
WAC 写地址通道控制器 WAN 广域网 监视列表 其值将在仿真期间被报告的节点列表。 WCDMA 宽带码分多址 WCOL 写冲突错误 WDC 写数据通道控制器 WDT 监视定时器 WF 写入 FIFO 寄存器 WFV 写入 FIFO 空置寄存器 宽解码器 连线与门电路. WiMAX 全球微波访问互操作性 线段 物理上位于芯片表面上的金属互连轨迹。通常使用连接在一起的多个线段来连接两个单元，以形成电气连接。 连线与函数 由 UIM 内在的结构生成的与门电路及其 DeMorgan 同类门电路。 连线与门电路 是一种符号，与物理门电路相对，表示从两个 NAND 门电路的线路连接生成的函数。 连线逻辑 是两个门电路输出之间的线路连接，它提供特定的逻辑函数。 线路负载 指定的输出可以驱动的指定单元负载的最大数量。 WIS 广域网接口子层 WO 只写 WSC 写状态控制器    返回页首
X
XADC Xilinx® 7系列 FPGA 中提供的 XADC 模块包含一个双 12 位、每秒 1 百万采样 (MSPS) 的模数转换器和各种片上传感器。 XAUI 扩展连接单元接口. 4 路收发器采用 3.125 Gb/秒串行链路，可创建 10Gb 附加单元接口。可实现多个 XAUI 接口来帮助单个芯片同时连接 10 Gb 以太网与 OC-192c。 XBD 文件 Xilinx 板定义文件 XCF 您可以使用 XCF（XST Constraint File，XST 约束文件）语法为整个器件（全局）或设计中的特定模块指定特定的约束。该语法与将约束应用于网络或实例的 UCF 语法基本相同，但您可以对该语句进行扩展，从而将约束应用于特定的层级。关键字 MODEL 用于定义约束将应用的实体或模块。如果某个约束可应用于实体或模块，则该约束将应用于实体或模块的每个实例。 XCL Xilinx® CacheLink. MicroBlaze™ 处理器上提供的高性能外部存储器缓存接口。 XCO Xilinx® CORE Generator™ 工具日志文件 XFLOW 是 Xilinx 的命令行工具，它可以自动执行 Xilinx 实现和仿真流程。XFLOW 会将设计文件作为输入以及流程文件和选项文件来读取。 XGMII 万兆位媒体独立接口 XGXS XGMII 扩展子层 (XilFATfs) LibXil FATFile 系统。XilFATfs 文件系统访问库允许您读/写访问存储在 ™ CompactFlash 或 IBM 微驱动器件上的文件。 Xilkernel 随 Xilinx EDK 提供的 Xilinx 嵌入式内核。是为 Xilinx 嵌入式软件平台提供的小型化、典型模块化和可配置的 RTOS。 XMD Xilinx 微处理器调试器 XMK Xilinx 微核。该实体表示的是集合式软件系统，它包含了标准 C 库、Xilkernel、独立库、LibXil 存储器文件系统 (MFS)、LibXil 文件和 LibXil 驱动程序。 XMP Xilinx 微处理器项目。这是 Xilinx Platform Studio (XPS) 中设计的顶级项目文件。 XPAK 扩展包 XPE Xilinx 功耗估计器 XPS Xilinx Platform Studio。是一个可开发嵌入式设计的环境。 XPS_LL_TEMAC XPS 本地链路三态以太网 MAC XS 扩展子层 XSI Xilinx Synopsys 接口。设计工具套件。 XST Xilinx 综合技术 XST 命令行 通过 XST，您可以在命令行模式中运行综合，而不是从项目导航器中的“流程”窗口进行运行。要在命令行运行综合，则必须使用可执行文件。如果您使用的是工作站，则可执行文件名为“xst”。 在 PC 上，可执行文件的文件名为“xst.exe”。    返回页首
Y
良率 良率是指无损（可用）晶片占整个硅片的百分比。    返回页首
Z
ZBT 零总线转换