xilinx 7系列FPGA时钟篇 (1)_时钟结构简介

xilinx 7系列FPGA时钟篇 (1)_时钟结构简介

说起xilinx的FPGA时钟结构，7系列FPGA的时钟结构和前面几个系列的时钟结构有了很大的区别，7系列的时钟结构如图1所示，理解了这张图，咱们就对七系列的FPGA时钟结构了如指掌，下面咱们就聊聊这张图：

1，Clock Region：FPGA内部分成了很多个时钟区域。

2，Horizontal Center：FPGA被Horizontal Center分成上下两个部分，每个部分包含16个BUFG。

3，Clock Backbone：全局时钟线的主干道，将FPGA分成了左右两部分，所有的全局时钟布线均要从此经过。

4，HROW：水平时钟线，从水平方向贯穿每个时钟区域的中心区域，将时钟区域分成上下完全一致的两部分。全局时钟线进入每个时钟区域的逻辑资源时，必须经过水平时钟线。

5，I/O Column：外部信号/时钟输入管脚。

6，CMT Backbone：对于相邻时钟区域的时钟布线，可以不使用珍贵的全局时钟网络，而使用每个时钟区域都包含的CMT Backbone通道。

7，CMT Column：每个时钟区域都包含一个CMT，一个CMT由一个MMCM和一个PLL组成。

8，GT Column：内含高速串行收发器。

总结来说，FPGA实际上就是被分成很多个大小一样时钟区域，每个时钟区域既可单独工作又可通过全局时钟Clock BackBone统一工作，同时水平相邻的时钟区域又可通过HROW来统一工作，上下相邻的时钟区域又可通过CMT Backbone统一工作。

本篇从全局上介绍了七系列FPGA时钟结构，下篇将就每一个时钟区域具体聊一聊内部时钟结构以及其工作原理。