FPGA基础(1)verilog语法

FPGA基础(1)verilog语法_第1张图片
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1、begin end 顺序语句块,fork join 并行语句块。

2、=是阻塞赋值,顺序执行,<=是非阻塞赋值,同时执行,可通过在语句块或语句内添加延时的方式是的语句有次序的执行。

3、时序控制分为:延时控制、事件控制

事件控制:边沿触发事件控制、电平敏感事件控制。

边沿触发:posedge(上升沿)或者negedge(下降沿)触发,主要是时钟或者clk信号等;

电平敏感:wait(条件)判定条件为真(即条件=1,这里的1也是真的意思,好比 boolean型的true)时才继续执行。

4、赋值分为连续赋值和过程赋值,连续赋值只会发生在initial和assign之外,而过程赋值发生在其内。

两种赋值比较

5、initial语句表示初始化,只能被执行一次。

6、描述方式分为:数据流描述方式(即assign的连续赋值)、行为描述方式(包含initial语句和always语句的语句块)、结构化描述方式。

7、casex和casez语句中,值x或z被视为无关位,可以用?来表示。这两个语句是不可综合的。

8、函数模块 function endfunction为头尾,函数内部隐式地声明一个寄存器变量,与函数同名且取值范围位宽相同,通过对此寄存器显式赋值来返回函数值。

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