Verilog 阻塞赋值与非阻塞赋值 Blocking assignment和NonBlocking assignment

[TOC]

Verilog Blocking and Nonblocking Assignment

官方文档原文传送门 https://www.verilogams.com/refman/modules/discrete-procedural/assignment.html?highlight=assign

阻塞式赋值(Blocking Assignment)

阻塞式赋值用法示例(使用=

a = b + c;
a = #10 b + c; // 延迟10个时间单位

理解

和普通的C语言一样。

  1. 计算右边表达式的值
  2. 若有延时则延时
  3. 赋值给左部
  4. 继续执行下面的语句

非阻塞式赋值(Nonblocking Assignment)

非阻塞式赋值用法示例(使用<=

always @(posedge clk) begin
   a <= b; // line a
   b <= a; // line b
end

理解

  1. 计算右边表达式的值,但是不赋值给左部,值被暂存(cached),左部的值不发生改变。即实际上的赋值行为还没有发生。
  2. 于此同时(这个同时可以从这条非阻塞语句开始执行时算),别的verilog语句也可以执行。 对于别的语句来说,仿佛这条非阻塞语句压根不存在似的。所以称作非阻塞的。

ps.对于暂存,不要想存在哪里的问题,没必要了解。因为Verilog是硬件描述语言,这个是为了描述一些硬件中数据变化之类的行为。


那么,左边的值什么时候发生改变,即赋值行为什么时候发生呢?
答案是直到碰到一条阻塞式语句。
对于上面这个例子,alwasy的语句块是在时钟信号clk的上升沿时会执行。执行:

  1. line a执行(a值不变,赋值行为不发生);
  2. 同时,line b也执行(b也不变,同时a还是不变);

因为line b的语句对于line a的语句来讲就是别的语句。所以line a执行时line b也可以执行。

最终表现出来就是执行完毕之后a,b都没变,仿佛没有这两条语句一般。
那么对于这个例子什么时候会变呢?
当下一次时钟信号clk上升沿时,在执行这个always的语句块时,赋值行为会发生(a,b的值发生改变)。于是最终表现出来的总效果就是每当到达时钟上升沿时,a与b的值就会发生交换。

带延迟的非阻塞赋值语句用法示例

always @(*)
    a <= #10 b + c;

带延迟的非阻塞语句通常用于实现传输延迟。比如下面的波形图。


Verilog 阻塞赋值与非阻塞赋值 Blocking assignment和NonBlocking assignment_第1张图片
波形图

你可能感兴趣的:(Verilog 阻塞赋值与非阻塞赋值 Blocking assignment和NonBlocking assignment)