- verilog 从入门到看得懂---verilog 的基本语法数据和运算
DKZ001
fpga开发
笔者之前主要是使用c语言和matab进行编程,从2024年年初开始接触verilog,通过了一周的学习,基本上对verilog的语法有了基本认知。总统来说,verilog的语法还是很简单的,主要难点是verilog是并行运行,并且强烈和硬件实际电路相关,在设计到的时候需要考虑时序问题和可综合问题。时序问题:因为verilog是基于硬件实现,在实现的时候要考虑到硬件电路的建立时间和稳定时间,所以会遇
- Verilog语法-参数(parameter,localparam)
刘小适
Verilog设计硬件架构fpga开发
一、参数的用途Veilog中参数的关键词为parameter、localparam,它们在verilog模块的主要用途有两个:第一是便于阅读;第二是便于进行模块的修改。便于阅读很好理解,将代码中常用的数值参数化,用对应的逻辑含义来进行参数命名,这样变提高了代码的逻辑可读性。便于修改主要是两个方面,一方面是在要对代码中多处重复出现的同一值进行修改时,容易出现漏改错改的现象,使用参数后,便只用修改参数
- verilog中,何时用reg和wire
四臂西瓜
其他fpga开发FPGA
何时用?组合逻辑用wire,时序逻辑用reg。reg可以存储数据,wire则就是一根线,只能传递数据。比如?时序逻辑always@(posedgeclkornegedgerst_n)begin//bigrivergoestotheeastendinitialbegin//AllthestartfollowsBeidouend组合逻辑assignhey=hey;//Bagayalualways@(*
- System Verilog学习笔记(十二)——数组(2)
颖子爱学习
SystemVerilog学习笔记学习笔记
SystemVerilog学习笔记(十二)——数组(2)动态数组在编译时不会为其定制尺寸,而是在仿真运行时来确定动态数组一开始为空,需要使用new[]来为其分配空间声明方式intdyn[],d2[];//声明了两个动态数组initialbegindyn=new[5];//包含5个元素foreach(dyn[j])dyn[j]=j;//初始化元素d2=dyn;//拷贝数组dyn.delete();/
- #FPGA(基础知识)
GrassFishStudio
fpga开发
1.IDE:QuartusII2.设备:CycloneIIEP2C8Q208C8N3.实验:正点原子-verilog基础知识4.时序图:5.步骤6.代码:
- 数字信号处理基础----xilinx除法器IP使用
black_pigeon
FPGA数字信号处理数字信号处理基础补码
前言在进行数字信号处理的时候,计算是必不可少的,通常情况下,能够不用乘法器和除法器就不用乘除法器,可以采用移位和加减法的方式来完成计算。但在一些特殊情况下,希望采用乘除法,这时候在FPGA当中就需要专用的IP了。乘除法在FPGA当中实现起来是比较困难的一件事情。若直接在verilog代码中使用了乘法或者除法,其实最终对应到电路中,要么是采用大量的blockram来实现,要么是占用DSP资源。这种情
- vivado DSP Block
cckkppll
fpga开发
当对推理进行编码并以DSP块为目标时,建议使用签名算术运算,并且要求预加器结果有一个额外的宽度位,以便可以打包到DSP块中。Pre-AdderDynamicallyConfiguredFollowedbyMultiplierandPost-Adder(Verilog)Filename:dynpreaddmultadd.v//Pre-add/subtractselectwithDynamiccont
- vivado Convergent Rounding (LSB CorrectionTechnique)
cckkppll
fpga开发
DSP块基元利用模式检测电路来计算收敛舍入(要么为偶数,要么为奇数)。以下是收敛舍入推理的示例,它在块满时进行推理并且还推断出2输入and门(1LUT)以实现LSB校正。RoundingtoEven(Verilog)Filename:convergentRoundingEven.v//Convergentrounding(Even)Examplewhichmakesuseofpatterndete
- FPGA中一些基本概念原理的区分
长安er
fpga开发
一、wire型变量与reg变量在Verilog中,wire和reg是两种不同类型的变量,它们有着不同的特性和用途1.1wire变量wire变量用于连接模块中的输入、输出以及内部信号线。它主要用于表示连续赋值的逻辑连接,类似于硬件电路中的导线。wire变量不能在always块或initial块中赋值,它们只能通过连续赋值“assign”语句连接到其他信号,1.2reg变量它主要用于表示时序逻辑中的寄
- vivado FIR Filters
cckkppll
fpga开发
Vivado合成直接从RTL中推导出乘加级联来组成FIR滤波器。这种滤波器有几种可能的实现方式;一个例子是收缩滤波器在7系列DSP48E1Slice用户指南(UG479)中进行了描述,并在8抽头偶数中显示对称收缩FIR(Verilog)。从编码示例下载编码示例文件。8-TapEvenSymmetricSystolicFIR(Verilog)Filename:sfir_even_symetric_s
- 基于FPGA的ECG信号滤波与心率计算verilog实现,包含testbench
简简单单做算法
Verilog算法开发#通信工程fpga开发ECG信号滤波心率计算
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1ECG信号的特点与噪声4.2FPGA在ECG信号处理中的应用4.3ECG信号滤波原理4.4心率计算原理4.5FPGA在ECG信号处理中的优势5.算法完整程序工程1.算法运行效果图预览其RTL结构如下:2.算法运行软件版本vivado2019.23.部分核心程序............................
- FPGA中的模块调用与例化
长安er
fpga开发
目录一、模块调用与实例化1.1模块调用1.2模块实例化1.3Verilog例化语句及其用法1.3.1例化语句的基本格式1.3.2实例化三种不同的连接方法二、模块调用实例-全加器与半加器2.1半加器模块2.2全加器模块三、参数定义关键词与整数型寄存器3.1参数定义关键词parameter3.2局部参数定义关键词localparam3.3整数型寄存器integer四、总结一、模块调用与实例化在FPGA
- 05 状态机
lf282481431
FPGA开发入门fpga开发
状态机简介Verilog是硬件描述语言,它所生成的电路都是并行执行的,当需要按照流程或者步骤来完成某个功能时,可以使用多个if嵌套语句来实现,但是这样就增加了代码的复杂度,使得代码可读性差、维护困难,此时若通过状态机来控制程序流程即可解决这个问题。状态机相当于一个控制器,它将一项复杂流程的流程分解为若干步,每步对应于一个状态,通过预先设计的规则在各状态之间进行跳转,从而控制程序执行流程的目的。状态
- 06 分频器设计
lf282481431
FPGA开发入门fpga开发
分频器简介实现分频一般有两种方法,一种方法是直接使用PLL进行分频,比如在FPGA或者ASIC设计中,都可以直接使用PLL进行分频。但是这种分频有时候受限于PLL本身的特性,无法得到频率很低的时钟信号,比如输入100Mhz时钟,很多PLL都无法得到1Mhz以下的时钟信号。另外一种方法是直接使用Verilog代码来实现分频。注意:使用Verilog代码分频得到的时钟信号尽量不要当做其他模块的输入时钟
- verilog有符号数使用方法简介
MmikerR
#verilogfpgaverilog
参考:https://www.cnblogs.com/yuandonghua/p/signed.htmlhttps://blog.csdn.net/a389085918/article/details/799156851有符号数定义有符号数的定义通过关键词signed实现,如果不使用signed则默认都为无符号数。定义2个8位的有符号的变量:regsigned[7:0]a;wiresigned[7
- m基于FPGA的RS+卷积级联编译码实现,RS用IP核实现,卷积用verilog实现,包含testbench测试文件
我爱C编程
FPGA通信和信号处理fpga开发RS卷积级联编译码
目录1.算法仿真效果2.算法涉及理论知识概要2.1卷积码编码2.2RS码编码2.3级联编码2.4解码过程3.Verilog核心程序4.完整算法代码文件获得1.算法仿真效果Vivado2019.2仿真结果如下:2.算法涉及理论知识概要级联码是一种通过将两种或多种纠错码结合使用来提高纠错能力的编码方案。在RS+卷积级联编码中,通常首先使用卷积码对原始数据进行编码,以增加冗余并提供一定的纠错能力。然后,
- 17 ABCD数码管显示与动态扫描原理
Dale_e
verilog学习fpga开发笔记学习经验分享verilog学习
1.驱动八位数码管循环点亮1.1数码管结构图数码管有两种结构,共阴极和共阳极,ACX720板上的是共阳极数码管,低电平点亮。1.2三位数码管等效电路图为了节约I/O接口,各个数码管的各段发光管被连在一起,通过sel端口选择要发光的数码管。1.3单个数码管发光的LUT(lookuptable)2.数码管显示与动态扫描逻辑建模3.数码管显示与动态扫描的Verilog实现3.1不完善的设计代码版本1.设
- 计算机组成原理 1 概论
Sanchez·J
计算机组成原理电脑
主要内容介绍运算器、控制器、存储器结构、工作原理、设计方法及互连构成整机的技术。主要内容:◼数值表示与运算方法◼运算器的功能、组成和基本运行原理◼存储器及层次存储系统◼指令系统◼CPU功能、组成和运行原理◼流水线◼系统总线◼输入输出系前置知识C语言程序设计数值逻辑:组合电路、同步电路概念、寄存器传输、有限状态机汇编语言程序设计:能看懂指令即可Verilog硬件描述语言:作为实验工具(可选)冯诺依曼
- verilog $*命令
li_li_li_1202
1、$display,$write,$fdisplay,$fopen,$fclose用于信息的显示和输出。其中,%b或%B二进制%o或%O八进制%d或%D十进制%h或%H十六进制%e或%E实数%c或%C字符%s或%S字符串%v或%V信号强度%t或%T时间%m或%M层次实例\n换行\t制表符\\反斜杠\\"引号”\%%百分号%调用方式:eg:$display("%b+%b=%b",a,b,sum);
- Stein算法求最大公约数 verilog实现
因蕃
verilog语言verilog
Stein算法求最大公约数verilog实现实然想写写博客,最近在学verilog。然后就想记录一下算法步骤:1、先装载A和B的值,C初始值设为1。2、若A=0,则B是最大公约数;若B=0,则A是最大公约数;若A=B,则A是最大公约数。若上面三种情况都不成立,则跳到3,否则跳到43、若A是偶数,B是偶数;则A>>1,B>>1,C>1,B不变,C不变;若A是奇数,B是偶数;则A不变,B>>1,C不变
- Verilog刷题笔记29
十六追梦记
笔记
题目:Createa100-bitbinaryripple-carryadderbyinstantiating100fulladders.Theadderaddstwo100-bitnumbersandacarry-intoproducea100-bitsumandcarryout.Toencourageyoutoactuallyinstantiatefulladders,alsooutputth
- Verilog刷题笔记8
十六追梦记
笔记
题目:Thisproblemissimilartothepreviousone(module).Youaregivenamodulenamedthathas2outputsand4inputs,inthatorder.Youmustconnectthe6portsbypositiontoyourtop-levelmodule’sports,,,,,and,inthatorder.mod_aout1
- Verilog刷题笔记9
十六追梦记
笔记
题目:Thisproblemissimilartomodule.Youaregivenamodulenamedthathas2outputsand4inputs,insomeorder.Youmustconnectthe6portsbynametoyourtop-levelmodule’sports:mod_a我的解法:moduletop_module(inputa,inputb,inputc,i
- Verilog刷题笔记10
十六追梦记
笔记fpga开发
题目:Youaregivenamodulewithtwoinputsandoneoutput(thatimplementsaDflip-flop).Instantiatethreeofthem,thenchainthemtogethertomakeashiftregisteroflength3.Theportneedstobeconnectedtoallinstances.my_dffclkThe
- Verilog刷题笔记24
十六追梦记
笔记
题目:Veriloghasaternaryconditionaloperator(?:)muchlikeC:(condition?if_true:if_false)Thiscanbeusedtochooseoneoftwovaluesbasedoncondition(amux!)ononeline,withoutusinganif-theninsideacombinationalalwaysblo
- Verilog刷题笔记2
十六追梦记
笔记
题目:Buildacombinationalcircuitwithfourinputs,in[3:0].Thereare3outputs:out_and:outputofa4-inputANDgate.out_or:outputofa4-inputORgate.out_xor:outputofa4-inputXORgate.ToreviewtheAND,OR,andXORoperators,see
- Verilog刷题笔记3
十六追梦记
笔记
题目:ABitofPracticeGivenseveralinputvectors,concatenatethemtogetherthensplitthemupintoseveraloutputvectors.Therearesix5-bitinputvectors:a,b,c,d,e,andf,foratotalof30bitsofinput.Therearefour8-bitoutputvec
- Verilog刷题笔记5
十六追梦记
笔记
题目:ABitofPracticeOnecommonplacetoseeareplicationoperatoriswhensign-extendingasmallernumbertoalargerone,whilepreservingitssignedvalue.Thisisdonebyreplicatingthesignbit(themostsignificantbit)ofthesmalle
- verilog刷题笔记002
xiaobaibaizzf
fpga开发
对于HDLBitsExams/ece2412013q4题标答是从有限状态机入手,分析电路状态的转换以及输出与状态的关系,然后写出驱动方程和状态方程并以此编写描述语言,代码如下:moduletop_module(inputclk,inputreset,input[3:1]s,outputregfr3,outputregfr2,outputregfr1,outputregdfr);//Givestat
- verilog刷题笔记007
xiaobaibaizzf
fpga开发
Fsmhdlc题状态转换图moduletop_module(inputclk,inputreset,//Synchronousresetinputin,outputdisc,outputflag,outputerr);reg[3:0]state;reg[3:0]next_state;always@(*)begincase(state)0:next_state=in?1:0;1:next_state
- 分享100个最新免费的高匿HTTP代理IP
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- mysql高级特性之数据分区
annan211
java数据结构mongodb分区mysql
mysql高级特性
1 以存储引擎的角度分析,分区表和物理表没有区别。是按照一定的规则将数据分别存储的逻辑设计。器底层是由多个物理字表组成。
2 分区的原理
分区表由多个相关的底层表实现,这些底层表也是由句柄对象表示,所以我们可以直接访问各个分区。存储引擎管理分区的各个底层
表和管理普通表一样(所有底层表都必须使用相同的存储引擎),分区表的索引只是
- JS采用正则表达式简单获取URL地址栏参数
chiangfai
js地址栏参数获取
GetUrlParam:function GetUrlParam(param){
var reg = new RegExp("(^|&)"+ param +"=([^&]*)(&|$)");
var r = window.location.search.substr(1).match(reg);
if(r!=null
- 怎样将数据表拷贝到powerdesigner (本地数据库表)
Array_06
powerDesigner
==================================================
1、打开PowerDesigner12,在菜单中按照如下方式进行操作
file->Reverse Engineer->DataBase
点击后,弹出 New Physical Data Model 的对话框
2、在General选项卡中
Model name:模板名字,自
- logbackのhelloworld
飞翔的马甲
日志logback
一、概述
1.日志是啥?
当我是个逗比的时候我是这么理解的:log.debug()代替了system.out.print();
当我项目工作时,以为是一堆得.log文件。
这两天项目发布新版本,比较轻松,决定好好地研究下日志以及logback。
传送门1:日志的作用与方法:
http://www.infoq.com/cn/articles/why-and-how-log
上面的作
- 新浪微博爬虫模拟登陆
随意而生
新浪微博
转载自:http://hi.baidu.com/erliang20088/item/251db4b040b8ce58ba0e1235
近来由于毕设需要,重新修改了新浪微博爬虫废了不少劲,希望下边的总结能够帮助后来的同学们。
现行版的模拟登陆与以前相比,最大的改动在于cookie获取时候的模拟url的请求
- synchronized
香水浓
javathread
Java语言的关键字,可用来给对象和方法或者代码块加锁,当它锁定一个方法或者一个代码块的时候,同一时刻最多只有一个线程执行这段代码。当两个并发线程访问同一个对象object中的这个加锁同步代码块时,一个时间内只能有一个线程得到执行。另一个线程必须等待当前线程执行完这个代码块以后才能执行该代码块。然而,当一个线程访问object的一个加锁代码块时,另一个线程仍然
- maven 简单实用教程
AdyZhang
maven
1. Maven介绍 1.1. 简介 java编写的用于构建系统的自动化工具。目前版本是2.0.9,注意maven2和maven1有很大区别,阅读第三方文档时需要区分版本。 1.2. Maven资源 见官方网站;The 5 minute test,官方简易入门文档;Getting Started Tutorial,官方入门文档;Build Coo
- Android 通过 intent传值获得null
aijuans
android
我在通过intent 获得传递兑现过的时候报错,空指针,我是getMap方法进行传值,代码如下 1 2 3 4 5 6 7 8 9
public
void
getMap(View view){
Intent i =
- apache 做代理 报如下错误:The proxy server received an invalid response from an upstream
baalwolf
response
网站配置是apache+tomcat,tomcat没有报错,apache报错是:
The proxy server received an invalid response from an upstream server. The proxy server could not handle the request GET /. Reason: Error reading fr
- Tomcat6 内存和线程配置
BigBird2012
tomcat6
1、修改启动时内存参数、并指定JVM时区 (在windows server 2008 下时间少了8个小时)
在Tomcat上运行j2ee项目代码时,经常会出现内存溢出的情况,解决办法是在系统参数中增加系统参数:
window下, 在catalina.bat最前面
set JAVA_OPTS=-XX:PermSize=64M -XX:MaxPermSize=128m -Xms5
- Karam与TDD
bijian1013
KaramTDD
一.TDD
测试驱动开发(Test-Driven Development,TDD)是一种敏捷(AGILE)开发方法论,它把开发流程倒转了过来,在进行代码实现之前,首先保证编写测试用例,从而用测试来驱动开发(而不是把测试作为一项验证工具来使用)。
TDD的原则很简单:
a.只有当某个
- [Zookeeper学习笔记之七]Zookeeper源代码分析之Zookeeper.States
bit1129
zookeeper
public enum States {
CONNECTING, //Zookeeper服务器不可用,客户端处于尝试链接状态
ASSOCIATING, //???
CONNECTED, //链接建立,可以与Zookeeper服务器正常通信
CONNECTEDREADONLY, //处于只读状态的链接状态,只读模式可以在
- 【Scala十四】Scala核心八:闭包
bit1129
scala
Free variable A free variable of an expression is a variable that’s used inside the expression but not defined inside the expression. For instance, in the function literal expression (x: Int) => (x
- android发送json并解析返回json
ronin47
android
package com.http.test;
import org.apache.http.HttpResponse;
import org.apache.http.HttpStatus;
import org.apache.http.client.HttpClient;
import org.apache.http.client.methods.HttpGet;
import
- 一份IT实习生的总结
brotherlamp
PHPphp资料php教程php培训php视频
今天突然发现在不知不觉中自己已经实习了 3 个月了,现在可能不算是真正意义上的实习吧,因为现在自己才大三,在这边撸代码的同时还要考虑到学校的功课跟期末考试。让我震惊的是,我完全想不到在这 3 个月里我到底学到了什么,这是一件多么悲催的事情啊。同时我对我应该 get 到什么新技能也很迷茫。所以今晚还是总结下把,让自己在接下来的实习生活有更加明确的方向。最后感谢工作室给我们几个人这个机会让我们提前出来
- 据说是2012年10月人人网校招的一道笔试题-给出一个重物重量为X,另外提供的小砝码重量分别为1,3,9。。。3^N。 将重物放到天平左侧,问在两边如何添加砝码
bylijinnan
java
public class ScalesBalance {
/**
* 题目:
* 给出一个重物重量为X,另外提供的小砝码重量分别为1,3,9。。。3^N。 (假设N无限大,但一种重量的砝码只有一个)
* 将重物放到天平左侧,问在两边如何添加砝码使两边平衡
*
* 分析:
* 三进制
* 我们约定括号表示里面的数是三进制,例如 47=(1202
- dom4j最常用最简单的方法
chiangfai
dom4j
要使用dom4j读写XML文档,需要先下载dom4j包,dom4j官方网站在 http://www.dom4j.org/目前最新dom4j包下载地址:http://nchc.dl.sourceforge.net/sourceforge/dom4j/dom4j-1.6.1.zip
解开后有两个包,仅操作XML文档的话把dom4j-1.6.1.jar加入工程就可以了,如果需要使用XPath的话还需要
- 简单HBase笔记
chenchao051
hbase
一、Client-side write buffer 客户端缓存请求 描述:可以缓存客户端的请求,以此来减少RPC的次数,但是缓存只是被存在一个ArrayList中,所以多线程访问时不安全的。 可以使用getWriteBuffer()方法来取得客户端缓存中的数据。 默认关闭。 二、Scan的Caching 描述: next( )方法请求一行就要使用一次RPC,即使
- mysqldump导出时出现when doing LOCK TABLES
daizj
mysqlmysqdump导数据
执行 mysqldump -uxxx -pxxx -hxxx -Pxxxx database tablename > tablename.sql
导出表时,会报
mysqldump: Got error: 1044: Access denied for user 'xxx'@'xxx' to database 'xxx' when doing LOCK TABLES
解决
- CSS渲染原理
dcj3sjt126com
Web
从事Web前端开发的人都与CSS打交道很多,有的人也许不知道css是怎么去工作的,写出来的css浏览器是怎么样去解析的呢?当这个成为我们提高css水平的一个瓶颈时,是否应该多了解一下呢?
一、浏览器的发展与CSS
- 《阿甘正传》台词
dcj3sjt126com
Part Ⅰ:
《阿甘正传》Forrest Gump经典中英文对白
Forrest: Hello! My names Forrest. Forrest Gump. You wanna Chocolate? I could eat about a million and a half othese. My momma always said life was like a box ochocol
- Java处理JSON
dyy_gusi
json
Json在数据传输中很好用,原因是JSON 比 XML 更小、更快,更易解析。
在Java程序中,如何使用处理JSON,现在有很多工具可以处理,比较流行常用的是google的gson和alibaba的fastjson,具体使用如下:
1、读取json然后处理
class ReadJSON
{
public static void main(String[] args)
- win7下nginx和php的配置
geeksun
nginx
1. 安装包准备
nginx : 从nginx.org下载nginx-1.8.0.zip
php: 从php.net下载php-5.6.10-Win32-VC11-x64.zip, php是免安装文件。
RunHiddenConsole: 用于隐藏命令行窗口
2. 配置
# java用8080端口做应用服务器,nginx反向代理到这个端口即可
p
- 基于2.8版本redis配置文件中文解释
hongtoushizi
redis
转载自: http://wangwei007.blog.51cto.com/68019/1548167
在Redis中直接启动redis-server服务时, 采用的是默认的配置文件。采用redis-server xxx.conf 这样的方式可以按照指定的配置文件来运行Redis服务。下面是Redis2.8.9的配置文
- 第五章 常用Lua开发库3-模板渲染
jinnianshilongnian
nginxlua
动态web网页开发是Web开发中一个常见的场景,比如像京东商品详情页,其页面逻辑是非常复杂的,需要使用模板技术来实现。而Lua中也有许多模板引擎,如目前我在使用的lua-resty-template,可以渲染很复杂的页面,借助LuaJIT其性能也是可以接受的。
如果学习过JavaEE中的servlet和JSP的话,应该知道JSP模板最终会被翻译成Servlet来执行;而lua-r
- JZSearch大数据搜索引擎
颠覆者
JavaScript
系统简介:
大数据的特点有四个层面:第一,数据体量巨大。从TB级别,跃升到PB级别;第二,数据类型繁多。网络日志、视频、图片、地理位置信息等等。第三,价值密度低。以视频为例,连续不间断监控过程中,可能有用的数据仅仅有一两秒。第四,处理速度快。最后这一点也是和传统的数据挖掘技术有着本质的不同。业界将其归纳为4个“V”——Volume,Variety,Value,Velocity。大数据搜索引
- 10招让你成为杰出的Java程序员
pda158
java编程框架
如果你是一个热衷于技术的
Java 程序员, 那么下面的 10 个要点可以让你在众多 Java 开发人员中脱颖而出。
1. 拥有扎实的基础和深刻理解 OO 原则 对于 Java 程序员,深刻理解 Object Oriented Programming(面向对象编程)这一概念是必须的。没有 OOPS 的坚实基础,就领会不了像 Java 这些面向对象编程语言
- tomcat之oracle连接池配置
小网客
oracle
tomcat版本7.0
配置oracle连接池方式:
修改tomcat的server.xml配置文件:
<GlobalNamingResources>
<Resource name="utermdatasource" auth="Container"
type="javax.sql.DataSou
- Oracle 分页算法汇总
vipbooks
oraclesql算法.net
这是我找到的一些关于Oracle分页的算法,大家那里还有没有其他好的算法没?我们大家一起分享一下!
-- Oracle 分页算法一
select * from (
select page.*,rownum rn from (select * from help) page
-- 20 = (currentPag