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Verilog中关于case, casez, casex语句的综合问题

在可综合设计中， 主要参考

verilog语法，case, casez, casex

1 case

 case语句中不允许出现x, z, ?,

如果出现，verilog在综合时会自动忽略不可综合的语句，可能导致最终综合出的结果跟你想表达的意思不一样。

2 casez

casez语句可以综合，但是里面仍然不能出现x, z，只能出现？

3 casex

casex语句不可综合

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