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SVA介绍

断言是设计属性的描述

如果一个在模拟中被检查的属性不像期望的那样出现，则断言失败

如果被禁止的设计属性模拟时出现，则断言失败

属性可以从设计的功能描述中提取，并转化成断言

为什么使用sv断言 SVA

verilog是一种过程语言，不易控制时序；

verilog是一种冗长的语言，随着断言数量的增加，维护代码变得困难；

verilog检查器可能无法捕获所有被触发的事件；

verilog无法提供内嵌的机制来提供功能覆盖的数据；；

SVA是一种描述性语言，可以完美描述时序相关的状况；

SVA精确且易于维护；

SVA提供若干内嵌函数来测试特定的设计情况，且提供了一些构造来自动收集功能覆盖数据。

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