Verilog关键词
在Verilog HDL中,所有的关键词是事先定义好的确认符,用来组织语言结构。关键词是用小写字母定义的,因此在编写源程序时要注意关键词的书写,以避免出错。下面是Veril-og HDL中使用的关键词
always,and,assign, begin, buf , bufifo0, bufif1,case,casex,casez,cmos, deassign, default,defparam,disable,edge,else，end,endcase,endmodule,endfunction,endprimitive，endspecify,endtable,endtask, event, for , force, forever , fork , function, highz0, highzl，if , initial，inout,input,integer , join, large, macromodule, mediumn, module, nand, negedge, nmos, nor, not, notif0 , notifl，or，output，parameter，pmos，posedge，primitive，pull0，pull1，pullup，pulldown，remos，reg,releses，repeat，mmos，rpmos，rtran，rtranif0 , rtranif1 ,scalared,small，specify , specparam, strength, strong0，strongl，supply0，supply1，table，task，time，tran,tranif0，tranif1，tri，tri0，tri1，triand，trior,trireg, vectored, wait , wand, weak0, weak1，while,wire,wor,xnor,xor
在编写Verilog HDL程序时，变量的定义不要与这些关键词冲突。
下面列举一些常用的关键字
module 模块开始定义
input 输入端口定义
output 输出端口定义
inout 双向端口定义
parameter 信号的参数定义
wire wire 信号定义
reg reg 信号定义
always 产生reg信号语句的关键字
assign 产生wire信号语句的关键字
begin 语句的起始标志
end 语句的结束标志
posedge/negedge 时序电路的标志
case Case 语句起始标记
default Case 语句的默认分支标志
endcase Case 语句结束标记
if if/else 语句标记
else if/else 语句标记
for for 语句标记
endmodule 模块结束定义