Verilog：generate-for 语句（用法，及与for语句区别）

参考链接：https://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.html

Abtract

generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的引用。

1、generate语法

• 定义genvar，作为generate种的循环变量。
• generate语句中定义的for语句，必须要有begin，为后续增加标签做准备。
• begin必须要有名称，也就是必须要有标签，因为标签会作为generate循环的实例名称。

可以使用在generate语句中的类型主要有：

• module（模块）
• UDP（用户自定义原语）
• 门级原语
• 连续赋值语句
• initial或always语句

基本结构如下：

genvar 循环变量名；
generate

    // generate循环语句

    // generate 条件语句

    // generate 分支语句

    // 嵌套的generate语句

endgenerate

2、generate常用的几种情况举例说明

1). generate-for循环语句

2).generate-conditional条件语句

generate允许对语句进行条件选择，即将条件选择加入到generate中的for循环中，只例化条件成立时对应的语句或者module。

注意：generate-if中的条件只能是静态变量，如 genvar，parameter 等，可以这样想，Verilog是要综合为固定的硬件电路的，不能因为条件不同而综合的电路结构变化，所以静态变量才能保证电路结构相同。

// 错误代码：这样电路肯定会报错 a is not a constant
generate
	if(a=b)
	begin:a_equals_b
		adder adder_u(.add1(a),.add1(c),.sum(sum));
	end
	else
	begin
		adder adder_u(.add1(a),.add1(b),.sum(sum1));
		adder adder_u(.add1(sum1),.add1(c),.sum(sum));
	end
endgenerate

换一种写法

// 先加了再说，取想要的结果
adder adder_u(.add1(a),.add1('b0),.sum(sum1));
adder adder_u(.add1(sum1),.add1(c),.sum(sum2));

adder adder_u(.add1(a),.add1(b),.sum(sum3));
adder adder_u(.add1(sum3),.add1(c),.sum(sum4));

always@(posedge clk)
begin
   if(a==b)
   	sum <= sum2;
   else
   	sum <= sum4
end

更简单的写法

// 就两个加法器，根据操作数的不同送入不同操作数
assign temp = (a=b)?'b:sum1;

adder adder_u(.add1(a),.add1(temp),.sum(sum1));
adder adder_u(.add1(sum1),.add1(c),.sum(sum));

3).generate-case分支语句

generate-case分支语句与generate-条件语句类似，只不过将原来的分支语句换做了case语句。

3、Conclusion

genvar与generate是Verilog 2001才有的，功能非常强大，可以配合条件语句、分支语句等做一些有规律的例化或者赋值等操作，对于提高简洁代码很有帮助，同时也减少了人为的影响。

4、generate-for 与 常规for 循环不同

参考链接：https://blog.csdn.net/shnhwdj1984/article/details/80849828

1）使用举例

// generate-for 循环
reg [3:0] temp;
genvar i;
generate
for (i = 0; i < 3 ; i = i + 1) begin: 
    always @(posedge sysclk) begin
        temp[i] <= 1'b0;
    end
end
endgenerate

// for 循环
reg [3:0] temp;
genvar i;
always @(posedge sysclk) begin
  for (i = 0; i < 3 ; i = i + 1) begin: 
    temp[i] <= 1'b0;
    end
end

2）结论

1、循环体

• generate-for 循环：每个 iteration 产生一个实例（对应上述 always 模块），故上述 generate-for 循环产生了3个 always实例；
• for循环：由于for 循环在 always 模块内部，只产生一个 always 实例

2、须使用 generate-for 的情况

• 循环内、条件语句内，模块调用
• 模块物理结构随参数变化的情形

// 循环中进行模块实例化
module A();
..
endmodule;
 
module B();
parameter NUM_OF_A_MODULES = 2; // should be overriden from higher hierarchy
genvar i;

generate
	for (i=0 i

常规 for 循环不能产生 NUM_OF_A_MODULES个实例

3、物理结构

• generate-for 循环适用于物理结构随参数变化的模块。如 选择时钟上升沿或下降沿有效

if (param_use_pos == 1) begin : use_pos
	always @(posedge sysclk) begin
		...
	end
end
else begin : use_neg
	always @(negedge sysclk) begin
		...
	end
end

• for 循环：适用于物理结构不变的。推荐 在 always 模块内部使用 for语句 和 条件语句。虽然综合结果相同，但是仿真时，non-generate 模块方法速度更快。（一般，仿真器处理一个 N-bit 操作比处理 N个1bit操作更快）

/ faster :: 1 always block, simulator can optimize the for loop
always @(posedge sysclk) begin 
  for (i = 0; i < 3 ; i = i + 1) begin
    temp[i] <= 1'b0;
  end
end

// slower :: creates 4 always blocks, harder for the simulator to optimize
genvar i;
generate // optional if > *-2001
for (i = 0; i < 3 ; i = i + 1) begin 
    always @(posedge sysclk) begin
        temp[i] <= 1'b0;
    end
end
endgenerate // match generate

关于generate-for 和 for 循环对always、assign语句的作用对比，可参考文章 Verilog：generate-for-always 语句用法对比与说明