Verilog电路设计

#C8# UVM中的factory机制 #S8.2.1# factory 机制重载法则

重载并不是factory机制的发明，前面已经介绍过的所有面向对象的语言都支持函数/任务重载，另外，SystemVerilog还额外支持对约束的重载。只是factory机制的重载与这些重载都不一样。
那么菜·2025-03-25 08:11

电力电子仿真：整流器仿真_（14）.电力电子电路设计与仿真实践

电力电子电路设计与仿真实践1.电力电子电路的基本概念1.1电力电子电路的定义电力电子电路是指用于电能变换和控制的电路。
kkchenkx·2025-03-24 06:45

基于Step-Mxo2-LCP的3-8译码器

Verilog代码1：每一个输入代码译成对应输出端的低电平信号，LED1~LED8，输出对应的LED灯为亮/*3-8译码器*/moduledecode3
城里有一颗星星·2025-03-23 17:46

verilog中何时使用begin—end

当条件语句（如if,elseif,或者case）后面只有一条语句时，可以直接书写该语句而无需使用begin和end。然而，如果需要执行多条语句，则必须通过begin和end将这些语句组合成一个块状结构。使用begin和end的情况：always@(posedgeclkornegedgereset_n)beginif(!reset_n)begin//这里if下面执行了两句话所以需要再if语句里面再嵌
0基础学习者·2025-03-23 16:35

SystemVerilog：用RISC-V核心对比两种硬件设计语言

最近，一项研究对比了两种硬件描述语言——CHISEL（基于Scala的嵌入式语言）和传统的SystemVerilog，它们分别实现了同一款RISC-V核心（SweRV-EL2）。以下是关键发现和结论。
iccnewer·2025-03-23 04:29

运用IC-CAP软件对射频集成电路的表征与参数分析

探讨如何依据分析结果优化射频集成电路性能，展现软件在助力电路设计、提升产品质量方面的关键作用，为射频集成电路研发工程师提供极具价值的技术参考。关键词IC-CAP软件；射频集成电
Keep-Follow·2025-03-23 02:03

FPGA实战1-流水灯实验verilog

1.实验要求（1）设计一个流水灯的实验，实现12位流水灯的依次点亮，（2）流水灯的流转时间是（500ms/2Hz），（3）系统时钟位50MHz，（4）定义12个寄存器ledtemp保存12个状态，（5）寄存器的初始值位12'b0000_0000_0001，（6）当移位到12‘b1000_0000_0000时，ledtemp的值回到12'b0000_0000_0001,2.设计代码//coding/
马志高·2025-03-23 01:56

嵌入式硬件电路设计

第一、电源确定  电源对于嵌入式系统中的作用可以看做是空气对人体的作用，甚至更重要：人呼吸的空气中有氧气、二氧化碳和氮气等但是含量稳定，这就相当于电源系统中各种杂波，我们希望得到纯净和稳定符合要求的电源，但由于各种因素制约，只是我们的梦想。这个要关注两个方面：a、电压：  嵌入式系统需要各种量级的电源比如常见的5v、3.3v、1.8v等，为尽量减小电源的纹波，在嵌入式系统中使用LDO器件。如果采用
孤芳剑影·2025-03-22 07:34

嵌入式硬件设计 — 智能设备背后的隐形架构大师

一、嵌入式硬件设计概述（一）需求分析（二）硬件选型（三）电路设计（四）PCB制作与焊接（五）硬件调试与测试（六）软件移植与开发二、嵌入式硬件选型（一）微控制器（MCU）/微处理器（MPU）（二）存储器（
m0_74825238·2025-03-22 06:58

AT89C52交通灯设计

1.设计目的、作用1、掌握C52单片机最小系统的设计；2、掌握按键电路设计，数码管的使用；3、掌握C52的编程方式；4、掌握C52各引脚的作用；5、进一步加强对焊接技术的练习。
跟着我跳·2025-03-21 10:29

宇树科技纯技能要求总结

C++，熟悉STM32、ARM开发熟悉LinuxBSP开发及驱动框架（SPI/UART/USB/FLASH/Camera/GPS/LCD）掌握主流平台（英伟达、全志、瑞芯微等）硬件设计：精通数字/模拟电路设计
极梦网络无忧·2025-03-20 02:37

单端口和双单口RAM的实现

单端口和双单口RAM的verilog实现概念：1单端口：读写数据共用一个地址线，一个时钟沿只能进行读或者写；2伪双端口：写数据和读数据有自己的地址、时钟、读写使能信号；也就是一组端口只能写，一组端口只能读
wangn1633·2025-03-18 04:15

FPGA中级项目3——IP核之时钟管理单元

使用Verilog代码设计倍频分频等又不可避免的出现毛刺等其他状况，且提升了代码复杂度。
霖00·2025-03-17 18:23

电机控制常见面试问题（十三）

文章目录一、直流电机与交流电机的基本工作原理二、永磁同步电机和异步电机区别三.PID控制器的原理及其在电机速度控制中的应用四.电机驱动电路设计的关键因素五.电机发热过高的有效原因以及处理办法六.常见电机过载保护方法及其工作原理七
小雀丝·2025-03-17 07:40

【从零开始学习计算机科学】数字逻辑（四）数字系统设计

【从零开始学习计算机科学】数字逻辑（四）数字系统设计数字系统设计硬件描述语言HDL（HardwareDescriptionLanguage）VerilogHDL的起源与发展HDL软核、固核和硬核的重用HDL
贫苦游商·2025-03-17 06:21

用 Verilog 实现 0 到 18 计数器：从原理到实践的全解析

在数字电路设计中，计数器是极为重要的基础部件，广泛应用于各类数字系统。
君临天下.鑫·2025-03-16 11:05

芯谷78M05：三端正电压调节器的稳定之选

在电子电路设计中，稳定的电源供应是确保系统正常运行的关键因素之一。78M05作为一款经典的三端正电压调节器，以其简单、可靠和高效的特性，成为了众多工程师在5V电源设计中的首选。
青牛科技实业01·2025-03-16 11:32

数字电路设计的基本流程

数字电路设计的整个流程可以看作是围绕RTL设计这一关键环节展开的完整芯片设计过程。
minstbe·2025-03-16 10:27

嵌入式硬件设计 — 智能设备背后的隐形架构大师

一、嵌入式硬件设计概述（一）需求分析（二）硬件选型（三）电路设计（四）PCB制作与焊接（五）硬件调试与测试（六）软件移植与开发二、嵌入式硬件选型（一）微控制器（MCU）/微处理器（MPU）（二）存储器（
begei·2025-03-15 20:48

带隙基准电路设计仿真/自己备忘

电路结构如图所示，放大器采用二级米勒补偿运算放大器https://blog.csdn.net/Czy1377004611/article/details/118551567?spm=1001.2014.3001.5501所用工艺为1830工艺基本原理是PTAT电流产生电路的PTAT电流在电阻R2上的压降与三极管Q3的BE结电压叠加形成VREF。1.确定工作电流和R1搭建如图仿真电路图，设置idc=
Rinze！·2025-03-15 04:07

OLED屏幕开发全解析：从硬件设计到物联网显示实战 | 零基础入门STM32第五十二步

师从洋桃电子，杜洋老师文章目录一、OLED屏幕核心特性解析二、OLED模块电路设计要点2.1硬件接口设计2.2电源设计规范三、OLED驱动开发关键技术3.1初始化流程设计3.2显示控制功能四、OLED字库生成
触角01010001·2025-03-14 04:17

FPGA 学习笔记：Vivado 2020.2 MicroBlaze MIG 测试 DDR3 篇二

FPGADDR3测试的工程搭建步骤比较的多，所以分成几篇来写，这样利于把复杂的事情拆分，利于理解与实际的操作上一篇搭建了初步的HelloWorld工程，还没写什么代码或者改什么配置，所以FPGA开发，并不是上来就写VerilogHDL
zhangsz_sh·2025-03-12 21:35

手把手教你学Simulink实例：基于Simulink的三相桥式全控整流电路设计与仿真实例

目录手把手教你学Simulink实例：基于Simulink的三相桥式全控整流电路设计与仿真实例一、背景介绍二、所需工具和环境三、步骤详解步骤1：创建Simulink模型步骤1.1：打开Simulink并新建模型步骤
小蘑菇二号·2025-03-11 17:40

从基础到实践（十三）：无源晶振和有源晶振的应用指南

无源晶振因结构简单、成本低、功耗小，广泛用于基础时钟生成（如MCU、消费电子），但其依赖外部电路设计，稳定性受环境制约。
硬件进化论·2025-03-11 03:41

CMOS电平标准详解

其核心特点是低功耗、高噪声容限和宽工作电压范围，已成为现代数字电路设计的通用标准。二、CMOS电平标准的核心特性电压范围典型工作电压：5VCMOS：传统标
美好的事情总会发生·2025-03-10 21:03

基于 Verilog 的经典数字电路设计（1）加法器

基于Verilog的经典数字电路设计（1）加法器版权所有，新芯设计，转载文章，请注来源引言一、半加器的Verilog代码实现和RTL电路实现一、全加器的Verilog代码实现和RTL电路实现引言  加法器是非常重要的
新芯设计·2025-03-10 04:26

FPGA学习——verilog捕捉信号上升沿下降沿

在FPGA使用中，常常需要进行信号的边沿检测，如在串口通信中，需要检测接收信号的下降沿来判断串口的的起始位。常用的方法就是：设计两个一位的寄存器，用来接收被检测的信号，系统时钟来一次记一次输入信号，如果用了两个寄存器直接异或就可以了；使用高频的时钟对信号进行采样，因此要实现上升沿检测，时钟频率至少要在信号最高频率的2倍以上，否则就可能出现漏检测。代码如下：moduleedge_detect(sys
or_to·2025-03-09 21:59

FPGA学习篇——Verilog学习4（常见语句）

1.1结构语句结构语句主要是initial语句和always语句，initial语句它在模块中只执行一次，而always语句则不断重复执行，以下是一个比较好解释的图:(图片来源于知乎博主罗成，画的很好很直观！)1.1.1initial语句initial语句它在模块中只执行一次。它常用于测试文件的编写，用来产生仿真测试信号(激励信号)，或者用于对存储器变量赋初值。语法格式：initialbegin.
ooo-p·2025-03-09 20:21

FPGA学习笔记（二）Verilog语法初步学习(语法篇1)

FPGA系列文章目录一、FPGA学习笔记（一）入门背景、软件及时钟约束二、FPGA学习笔记（二）Verilog语法初步学习(语法篇1)三、FPGA学习笔记（三）流水灯入门FPGA设计流程四、FPGA学习笔记
贾saisai·2025-03-09 10:02

Verilog学习方法—基础入门篇（一）

前言：在FPGA开发中，VerilogHDL（硬件描述语言）是工程师必须掌握的一项基础技能。它不仅用于描述数字电路，还广泛应用于FPGA的逻辑设计与验证。
博览鸿蒙·2025-03-09 09:21

【从零开始学习计算机科学】数字逻辑（五） Verilog HDL语言

【从零开始学习计算机科学】数字逻辑（五）VerilogHDL语言VerilogHDL语言8位全加器8位计数器2位比较器三态驱动器VerilogHDL模块的结构模块声明。端口定义。信号类型。
贫苦游商·2025-03-09 05:31

基于FPGA的图像中值滤波Verilog实现及MATLAB辅助验证

基于FPGA的图像中值滤波Verilog实现及MATLAB辅助验证图像处理是计算机视觉和图像识别领域的重要组成部分。
CodeWG·2025-03-09 04:26

EDA是什么？FPGA又是什么？ASIC呢？

EDA工具帮助工程师完成从电路设计、逻辑验证到版图生成的流程，用于自动化地完成原本手动执行的复杂设计任务。EDA工具的功能：电路设计：帮助创建数字和模拟电路的设计。
cykaw2590·2025-03-09 00:43

加速科技精彩亮相ICCAD 2024

12月11日—12日，中国集成电路设计业的年度盛会——ICCAD2024在上海世博馆隆重举行。本次活动以“智慧上海，芯动世界”为主旨，汇聚了众多业界精英，共同探讨集成电路产业的未来。
专业ATE提供商·2025-03-08 04:24

基于单片机智能自动扫地机器人控制电路设计

**单片机设计介绍，基于单片机智能自动扫地机器人控制电路设计文章目录一概要二、功能设计设计思路三、软件设计原理图五、程序六、文章目录一概要  基于单片机智能自动扫地机器人控制电路的设计概要可以大致分为以下几个部分
01单片机设计·2025-03-07 04:41

verilog练习：HRPWM 模块设计

文章目录前言1.HRPWM代码示例：1.1关键设计说明：2.HRPWM温度补偿和动态校准2.1关键增强功能说明：2.2校准流程验证方法：2.3性能优化建议：前言需要考虑如何用SystemVerilog实现这些功能
啄缘之间·2025-03-05 19:34

用verilog实现3-8译码器和全加器

二、使用步骤1.引入库2.读入数据总结提示：以下是本篇文章正文内容，下面案例可供参考一、用verilog实现3-8译码器首先在一个磁盘上创建一个文档。如下图：在文档中在创建两个文档来储存项目和代码。
珠泪美人鱼·2025-03-04 11:37

单稳态多谐振荡器的综合设计与应用文档

本文档详细介绍了单稳态多谐振荡器的工作原理、电路设计、特性及实际应用。电路由两个反相器和RC网络组成，工作原理包含触发、稳态和复位三个阶段。
胡说先森·2025-03-03 16:15

STM32超级终端RTC日历系统开发实战 | 零基础入门STM32第四十步

师从洋桃电子，杜洋老师文章目录一、系统功能概述二、硬件系统架构2.1核心硬件组成2.2经典电路设计三、软件核心逻辑解析3.1主程序流程图3.2多任务处理机制四、RTC核心操作详解4.1时钟初始化流程4.2
触角01010001·2025-03-03 08:42

【HDLbits--FSM状态机】

1.6FSM示例1单输入单输出FSM2双输入单输出FSM3真指标状态4MooreFSMdemo5时序图和状态图写状态机【博客首发于微信公众号《漫谈芯片与编程》，欢迎大家关注，多谢大家】1.6FSM介绍在Verilog
中古传奇·2025-03-01 11:22

【星云 Orbit-F4 开发板】01. STM32F407 HAL库开发环境安装与工程模板创建

这几天规划下，计划为我的学生出一个星系列的四个开发板，所有原理图，印板图和例程源码全部开源，博客上文章配合开发板硬件电路设计，不定时发布。
智木芯语·2025-02-28 13:14

验证环境中为什么要用virtual interface

在UVM（UniversalVerificationMethodology）中使用virtualinterface的主要目的是解决SystemVerilog接口（interface）的静态特性与UVM验证环境的动态特性之间的不匹配问题
m0_71354184·2025-02-28 07:56

6. 示例：用mailbox实现生产者-消费者模型

生产者-消费者模型2示例三：生产者-消费者模型3示例四：生产者-消费者模型41.完整代码示例2.仿真步骤3.关键代码解析4.波形与日志分析5.常见问题与解决6.扩展练习前言以下是一个完整的SystemVerilog
啄缘之间·2025-02-25 16:27

【Verilog--Procedures】

Verilog--Procedures1.4Procedures1.4.0CombVSClocked1.4.1always-if1.4.1.1Avoidlatches1.4.2case【博客首发于微信公众号
中古传奇·2025-02-25 10:45

Linux下VCS与Verdi联合仿真（Verilog与VHDL混仿）

1.介绍本篇简单介绍一下如何通过VCS与Verdi实现混合仿真，在学习过程中也遇到了很多头疼的问题，因此通过一些例子简要总结一下，当然，也希望对各位小伙伴有所帮助。很多公司ASIC设计所使用的还是更加专业的EDA软件，即Synopsys下的VCS、Verdi这种（Vivado大多针对于自家FPGA），VCS编译速度极快，仿真效率高，Verdi支持信号追溯、无缝增加信号波形等功能。2.使用环境：Li
超能力MAX·2025-02-25 08:29

芯谷D2038：高集成度六通道电子音量控制电路的音频解决方案

一、D2038的核心特性1.高集成度与简洁设计D2038集成了六通道音量控制功能，外围元件极少，极大地简化了电路设计。这种设计不仅降低了布线复杂度，还减少了电路板占用空间，非常适合空间受限的音频设备。
青牛科技实业01·2025-02-25 03:21

解锁SoC “调试”挑战，开启高效原型验证之路

随着大规模集成电路设计复杂性的增加，芯片
思尔芯S2C·2025-02-24 19:59

XKT-511 超高频无线供电发射芯片

芯片设计工作频率范围为1KHz-3.5MKHz，使芯片在电路设计中有更多的频率选择
gxsdz3889同微·2025-02-24 19:27

FPGA基础知识----第三章 第2节 综合和仿真

第2节综合和仿真2.1综合Verilog是硬件描述语言，顾名思义，就是用代码的形式描述硬件的功能，最终在硬件电路上实现该功能。
原来如此呀·2025-02-24 02:26

（14）FPGA与GPU区别

入门与提升课程介绍3）FPGA简介4）FPGA与GPU区别5）技术交流6）参考资料2FPGA入门与提升课程介绍1）FPGA入门与提升文章目的是为了让想学FPGA的小伙伴快速入门以及能力提升；2）FPGA基础知识；3）VerilogHDL
宁静致远dream·2025-02-24 01:18
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