ZYNQ7035使用FDMA读写PL DDR

MZ7035核心板上集成了4片DDR其中如2片挂载到PL端DDR采用了镁光MT41K256M16RE-125/
MT41K256M16RE-107或者兼容型号。PL DDR挂到XC7Z035-2FFG676I 芯片的BANK33和 BANK34，并且需要注意当DDR运行于1333M以上，需要设置DCI电阻,DCI可以共享，DCI电阻通过80.6R上拉到XC7Z035-2FFG676I芯片的K11和通过80.6R下拉到 XC7Z035-2FFG676I 芯片的K10.

 PS ADDR

PL ADDR

一，目的：通过uiFDMA3.0接口，编写DDR测试程序，对MIG接口读写仿真和测试。

二，DDR连线作用

一个SOC上会有很DDR颗粒，一个DDR首先有多少个BANK组成，每个BANK里面的存储单元(cell)通过列(Column)和行(Row)来寻址访问,MT41K256M16XX(容量大小为256M*16bits
即512MB)系列的DDR3，容量大小为 2^(Column+ Row+BA)*2=2^(10+15+3+1)。128*16既256MB 容量大小的DDR3。ADDR=14bit, Row和Column复用地址线，Row_Width=14, Column_Width =10，Bar_Width=3

1，DDR地址线

DQS/DQS#数据时钟
DQ0~DQ15 DDR数据

2，DDR数据线

A0~A14地址线，并且列地址（Column）15bits 和行地址（Row）10bits 复用地址线，A10和 A12 还有其他功能，A10 控制 BANK 的预充电，A12控制突出长度。BA0~BA2,BANK选通信号。RAS行地址选通信号。CAS列地址选通信号。CK/CK#差分时钟。CKE 时钟使能。WE#写使能。DM数据掩码。RESET#DDR复位。ODT抑制终端反射引脚。ZQ信号线上的输出驱动电平校验。

三，vivado工程