【Vivado那些事儿】Vivado介绍

Vivado介绍

  • 摘要
  • 设计流模式
  • 启动
    • 直接启动
    • Tcl启动
  • 界面介绍
    • Quick Start
      • Create Project
      • Open Project
      • Open Example Project
        • Base MicroBlaze
          • Base Zynq
          • BFT
          • CPU(HDL)
          • CPU(Synthesized)
          • Wavegen(HDL)
    • Tasks
      • Manage IP
      • Open Hardware Manager
      • Xilinx Tcl Store
    • Learning Center
      • Documentation and Tutorials
      • Quick Take Videos
      • Release Notes Guide
    • Recent Project
  • 添加工具或器件
  • 除Bug
  • 小结
    • 更多精彩,等你发现~

摘要

关于Vivado是什么,就简单一笔带过:一款主流FPGA的IDE,可以实现FPGA的一整套流程,编程、仿真、分析、验证等等,功能不言而喻,其他的就不介绍了,对这些感兴趣的话,可以去Xilinx官网瞧瞧,接下来开始今天的内容。

注:系统Win10,软件版本-Vivado2018.2

设计流模式

Vivado有两种流程设计的模式,分别是工程模式以及非工程模式,这么说可能听不太懂意思,再通俗点讲,工程模式就是直接使用Vivado完成一套设计流程,先创建工程,然后让软件对你的设计文件进行管理,生成报告信息等等,基本上就是自动化操作;非工程模式就是用Tcl命令或者脚本来控制设计流,Vivado就不再对你的文件进行自动化的管理,也不再对相关信息进行报告,但是在每一个设计的阶段你都可以进行新的设计分析以及约束分配,并且将更改后的设计以及约束直接更新到当前的设计流。

启动

直接启动

直接启动是最简单的方法,就直接双击安装完成后出现在桌面出现的Vivado图标,也可在系统的开始界面找然后单击打开,路径大概这样:Start Menu\Programs\Xilinx Design Tools\Vivado 2018.2(对应的版本)

Tcl启动

说下Tcl的两种使用方法:

第一为使用Vivado IDE外的Tcl shell,在上面运行命令或者脚本;

第二个就是在启动的Vivado IDE里进行,在软件环境的底部有个Tcl Console,可以输入Tcl命令,脚本就在菜单栏中:Tools>Run Tcl Script。

上面的直接启动就没啥好演示的了,直接玩玩Tcl Shell,在开始界面于IDE相同的路径找,结果如下:

【Vivado那些事儿】Vivado介绍_第1张图片

然后在出现的命令窗口输入: start_gui,回车后就打开IDE的界面了,并在Tcl Console的界面看到刚刚在Shell上的命令:Vivado% start_gui

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如果是直接启动的话,就是这样的:

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这边就简单这么说下Tcl的东西,真正的操作肯定没这么随便了,需要了解更多Tcl的知识可以参考官方给出的文件:UG894和UG835,文件可在文末自取。

界面介绍

作为一个新人的话,刚打开软件,看着初始界面可能还是会有那么一点懵,“这该咋办?”,让我介绍下这个打开软件后的初始界面:

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Quick Start

Create Project

根据创建新工程的向导完成自己工程的创建

Open Project

打开建立好的Vivado的工程文件(.xpr后缀),也还能导入PlanAhead(.ppr)和ISE(.xise)所创建的早期工程

Open Example Project

名字就是打开一个示例工程,点击后还需要自行设置工程名、工程放置的位置、需要的模板和目标板卡(就是选择提供的评估板,比如下图所示的样子),然后确定后就可以生成对应的一个示例工程

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简单介绍下这几个工程模板

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Base MicroBlaze

一个软核系统,含AXI接口类型的GPIO和UART的外设接口

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将Bit文件生成后,Export后就可以启动SDK了,具体可以再看生成后的工程文件提供的简单说明,以下的几种模板就不再多述了。

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Base Zynq

Zynq系统的工程,含AXI接口类型的GPIO和BRAM

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BFT

一个小型的RTL工程项目,含FIFO、选择器、触发器等功能

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CPU(HDL)

大型混合语言的RTL工程项目

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CPU(Synthesized)

大型综合网表工程项目,和上面HDL那个版本要实现的功能一样

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Wavegen(HDL)

一个小工程,包含了几个IP核,可以拿来简单学习下IP核的使用

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Tasks

Manage IP

可以打开或者创建一个IP相关的工程,然后再配置或者管理相应的IP核,IP目录含Xilinx的、第三方的以及自己创建的IP核

Open Hardware Manager

这个直接打开硬件管理部分,可以通过此部分完成与目标板卡的连接,下程序、逻辑分析仪和串行IO分析仪的功能都有。

Xilinx Tcl Store

Xilinx提供的一个Tcl商店,即用于Vivado设计的Tcl开源代码的存储空间,可以安装Tcl脚本亦可以分享你的。

Learning Center

Documentation and Tutorials

这个我想是很多人想要的,点击后,会通过DocNav显示出官网的文件,直接运行DocNav也可以,官方的教程都在里面,可以直接在线阅读,也可下载到本地,如果在线阅读有问题的,可以检查下自己电脑是否装有PDF阅读器,不然没法阅读。

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Quick Take Videos

在DocNav显示官方的视频

Release Notes Guide

这个就是Vivado整个设计套件的一些发行信息,直接会打开UG973文档

Recent Project

这个就是使用的过的工程记录,可以直接通过这个快速打开之前的工程。

添加工具或器件

如果在软件安装完成后,发现自己所需的工具或者器件没安,就可以手动添加,这个在之前的System Generator系列也有讲过,这边再简单说下,在软件的菜单项依次找到:Help>Add Design Tools or Devices;

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然后软件就会运行Xilinx的安装器,遇到账户登录界面,就用自己账户登录,没有账号就自己注册个吧~

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最后在出现的安装界面选择自己需要安装的,再一路Next,等待安装完成就好了

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除Bug

再说个坑,因为我以前的账号密码啥的忘记了,所以重新创建了个,然后昨天就因为遇到以下的问题,懵逼了许久,搞得我电影都没看成了,今天才把它解决掉,如果你也是新创建的账号,或者说创建了账号,但是不曾用过的话,或许以下的内容对你有所帮助,如果直接可以登录的话,可以直接跳过接下来的内容,去文末获取资源了。

在登录的时候确认自己账号密码都对了,但是一直出现以下的错误:Authentication error…

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遇事不要慌,先拍个照留念下~

我成功登录的解决方法如下:

1、先在Xilinx官网确定是否该账号能否登录成功。

2、随便找个软件下载的界面

(我找的链接:https://www.xilinx.com/support/download.html)

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3、点那个可下载的元素

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4、然后会出现让你填写相关个人信息的界面,这些就自己把握了

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5、确认必填项填好后,再点Download,具体下不下就看你心情了,我在等待下载提示的界面出现后,就直接关掉相关界面

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6、以上步骤完成后,回到刚刚的登录界面重新登录,就成功进入工具和器件添加的界面了

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7、要是很不幸又遇到登录卡住啥的,就去任务管理器强关了,重启下这个安装器就好了

小结

本篇主要对Vivado的一些界面元素做了些介绍,更多的是对软件有个了解,然后把遇到的问题顺便解决并一起记录了下来,希望对各位有所帮助,等待本系列下一篇的到来吧~



更多精彩,等你发现~



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