FPGA 20个例程篇：20.USB2.0/RS232/LAN控制并行DAC输出任意频率正弦波、梯形波、三角波、方波(三）

        如图1所示是USB2.0/RS232/ETH控制并行DAC输出任意频率正弦波、梯形波、三角波、方波的整体设计示意图，可以看到上位机通过RS232串口、ETH千兆网口以及USB2.0接口和FPGA建立通信，通过不同的接口发送报文，FPGA在指令解析模块中把相关设置和参数再下发到任意波（方波、三角波、梯形波）发生器模块和正弦波发生器模块，最后通过波形选择器向并行DAC输出给定频率的波形。

 

图1 USB2.0/RS232/ETH控制并行DAC输出任意频率正弦波、梯形波、三角波、方波的整体设计示意图

        如图2到4所示是分别是上位机端FPGA波形助手USB2.0接口、ETH千兆网口、RS232串口的设置界面，笔者选择Labview开发了这款上位机波形助手，同时也采用了业界主流的扁平化控件设计风格，下面就想简单对上位机的各个控件做一个说明，也帮助大家更好地去理解下位机FPGA端指令解析模块的设计和ETH网口、USB2.0接口、RS232串口顶层模块的设计，数据流的流向问题等。

        首先在这里需要定义一种报文格式让下位机和上位机之间进行报文数据交互，一般性地报文中需要包括报文头、指令码、数据码、CRC校验等，为了简化设计在本例程中笔者自定义了6字节报文格式和8种指令码报文，其中报文的格式统一是报文头1字节：8’h80，指令码1字节：8’h0-8’h7，数据码4字节，如果是RS232串口通信则加入Modbus RTU的CRC校验，如果是ETH网口和USB2.0接口通信不加入CRC校验，如表1所示是上位机与下位机之间的通信指令码定义。

指令码	指令码定义
0x00	检测当前链路连接是否正常
0x01	设定DAC输出开关
0x02	设定波形类型：方波、正弦波、三角波、梯形波
0x03	设定正弦波的频率控制字
0x04	设定正弦波的相位控制字
0x05	设定任意波的上升时间频率控制字
0x06	设定任意波的下降时间频率控制字
0x07	设定任意波的保持时间频率控制字

表1 上位机和下位机通信报文指令码定义的列表

        其次显然上位机设计上需要把各个控件和不同种类的报文进行有效关联，比如仪器仪表行业统一的SCPI指令库有设置指令和回读指令，而对下位机FPGA来说是指令的被动接收端，上位机在发送报文后接收并执行或者接收并回复，在上位机端把控件“通信检测”和指令码0x00关联，按下“通信检测”上位机发送80 00 00 00 00 00，下位机收到后在2秒内回复2B 52 49 47 48 54（ASCII码+RIGHT）上位机即弹窗通信成功，下位机收到后在2秒内回复2D 45 52 52 4F 52（ASCII码-ERROR）或者无回复，上位机即弹窗通信失败；在“波形选择“栏中有方波、三角波、梯形波、正弦波多种波形种类可以选择和指令码0x02关联，数据码0x00 00 00 00-0x00 00 00 03依次对应四种波形；“输出状态“控件和指令码0x01关联，数据码0x00 00 00 00和0x00 00 00 01分别对应DAC输出关闭或者开启；方波、三角波、梯形波则对应任意波设置，选项栏中的上升时间、下降时间和保持时间分别和指令码0x05、0x06、0x07相关联，数据码则发送对应的频率控制字数值，该数值有上位机端计算得到；正弦波设置中包括了频率、偏移的设置和指令码0x03、0x04相关联，数据码发送对应的频率控制字或者相位控制字的数值，数值也是由上位机端计算所得，单击上位机的“设置“控件则会把当前页面下的“上升时间”、“保持时间”、“下降时间”的值或者“频率”、“偏移”的值都下发下去，但是在“波形选择“栏中选择波形种类，上位机端只会下发设定波形类型的设置指令，并不会去下发当前频率控制字的设置指令。

        再次上位机FPGA波形助手虽然兼容FPGA开发板上三种接口即USB2.0接口、ETH千兆网口、RS232串口，但是同一时刻只能选择一种接口和开发板进行通信交互，显然如果三种接口同时向下位机发送报文数据，数据很可能会混乱导致逻辑混乱。

       最后在上位机端我们需要把任意波中的“上升时间”、“保持时间”、“下降时间”频率控制字和正弦波的“频率”、“偏移”频率控制字或者相位控制字的计算公式直接做到上位机内部，点击上位机的“设置”控件即可下发。

图2 FPGA波形助手的USB2.0设置界面

图3 FPGA波形助手的千兆网口UDP设置界面

图4 FPGA波形助手的RS232串口COM设置界面

      这个例程非常贴近于真实的项目工程，其中也有很多地方值得大家学习提高或者借鉴到自己的项目中，在介绍过数字变频的原理、DDS IP核的配置、项目整体设计思路、上位机和下位机通信报文格式等后，下面笔者就按照自顶向下的思路进行层层模块划分，按照模块去逐一实现整个项目的预期功能。

        显然我们需要去顺序完成外接接口UART、USB、ETH三者底层的驱动代码，并且还要实现自由切换收发模式、解析上位机发送来报文再有效提取出指令码、数据码和进行2字节的CRC校验等，这里把三个外接接口模块例化依次命名为uart_control_top、usb_control_top、eth_control_top，实际上UART、USB、ETH的底层驱动逻辑笔者在前面已经详细介绍过了，在这里就不过度赘述而是挑选一些程序设计中核心关键点展开说明，大家可以借助这个例程顺便把前面所学的知识再回顾一下。

      首先我们来看串口UART模块，串口收发底层逻辑如果忘记的同学可以复习下前面例程，Modbus RTU的CRC校验在“FPGA基础知识”专栏中也展开了详细说明，这里为了更加贴近于实战项目，所以需要把一些细节做进一步完善，在“FPGA基础知识”专栏中对于8字节报文的校验并没有考虑到报文格式错误的情况，只能发送期望的报文格式即1字节报文头“8’h80”，1字节指令码、4字节数据码、2字节CRC，如果用户不按照预期格式发送报文一次性发送9字节或者7字节等，模块的状态机就会跑飞从而无法接收到下一包正确的报文，这显然是设计中所不想看到的，所以我们可以做一个超时等待，即收到固定报文头“8’h80”后等待1_000_000个时钟周期即20ms的时间，在这段时间内收到1字节指令码、4字节数据码和2字节CRC有效，程序中再对包括报文头的前6个字节进行CRC校验，如果校验成功则把对应的串口指令码和数据码送到下游指令解析模块，如果校验失败包括了前6字节的CRC校验错误，多收或者少收字节等其他情况都直接过滤掉这些数据，而不送到下游指令解析模块中，在UART模块中设计check_crc16模块去例化crc16_modbus模块以实现校验2字节CRC的目标。

       如表2所示是串口报文Modbus RTU的CRC校验模块信号列表，在这个模块中例化了crc16_modbus计算模块，通过状态机设计从一个8字节报文中有效提取出报文头、指令码、数据码、CRC校验，如果对前6个字节的CRC计算结果和接收报文最后2字节相同，则拉高一个时钟周期的dout_vld输出标志信号，并把报文中收到的指令码、数据码分别去赋值给dout_cmd和dout_data，伴随着dout_vld信号一起送入下游的指令解析模块中，从而完成串口8字节报文接收校验，提取指令和数据的功能。

       相比“FPGA基础知识”专栏中笔者在这里多加了20ms超时等待时间，防止在接收到错误格式的报文后，数据检验状态机被卡死跑飞，如图5所示是报文Modbus RTU CRC校验模块的代码设计。

信号列表
信号名	I/O	位宽
clk	I	1
rst_n	I	1
din	I	8
din_vld	I	1
dout_cmd	O	8
dout_data	O	32
dout_vld	O	1

表2 check_crc16模块信号列表

图5 报文Modbus RTU CRC校验模块的代码设计

        然后再在uart_control_top中把串口收发模块uart_receive、uart_transfer、报文Modbus RTU CRC校验模块check_crc16的相关信号例化到一起即可，但这里还需要注意一点在前面介绍上位机和下位机报文通信的格式时候也说明过，按下上位机的“通信检测”控件会发送80 00 00 00 00 00，下位机收到后在2秒内回复2B 52 49 47 48 54（ASCII码+RIGHT）上位机即弹窗通信成功，下位机收到后在2秒内回复2D 45 52 52 4F 52（ASCII码-ERROR）上位机即弹窗通信失败，所以需要在指令解析模块在收到指令码是00，数据码是00 00 00 00后需要向uart_control_top中发送2B 52 49 47 48 54，由该模块控制串口发送模块把6字节的ASCII码+RIGHT发送给上位机端，如图6所示是串口顶层模块的代码设计。

图6 串口顶层模块的代码设计