8选1的多路选择器c语言代码,-8译码器_4选1多路选择器.doc

专 业：计算机科学与技术班 级：计实1001学 号：U201014488姓 名：王宸敏电 话：邮 件：1428163209@完成日期：2012-05-28 周一晚上指导教师：吴非

实验报告

一、实验

Verilog电路设计与仿真

二、实验目的

学习掌握用Verilog进行组合电路设计和时序逻辑电路设计

了解如何对设计的电路进行综合和仿真

三、实验内容

对上课讲的3-8译码器进行仿真；

设计MUX4×1多路选择器，并利用设计完成的MUX4×1多路选择器模块，编写16×1多路选择器程序。

描述多数逻辑电路行为。输入N(N≥12)位向量。如果其中1的数量超过0的数量，输出设置为1。当Data_Ready信号为1时，才对输入数据进行检查。

四、实验记录

1. 3-8译码器

1)设计说明

输入端口：in(3位向量)，g1, g2a, g2b

输出端口：out(8位向量、寄存器类型)

逻辑功能分析：对输入a、b、c的值进行译码，即确定输出端out[0]～out[7]中的哪一个输出端变为有效。当g1为高电平、g2a和g2b为低电平时，电路正常工作；当g1=X、g2a=1、g2b=X，g1=X、g2a=X、g2b=1或g1=0、g2a=X、g2b=X时，输出端的每一位均为1。功能表如下：

选 通 输 入二进制输入端译 码 输 出 端g1g2ag2bcbay0y1y2y3y4y5y6y7X1XXXX1111