详解AXI4-Lite接口（3）--AXI4-Lite接口IP源码仿真及分析（Master接口）

写在前面

        在前文我们已经对Slave接口的代码做了分析，并观察了其仿真波形，在本文我们将生成AXI4-Lite_Master接口的IP来对其解析。

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1、调用IP

        具体步骤不讲，请参看Slave接口的文章，只需要将IP的接口类型改为Master即可，其他一致。

2、Master接口的源码分析

        打开生成的源码（注意：我删除了源码的注释，不然太长了。再优化了一下格式，主要是对齐。顺便再吐槽一下CSDN不能折叠代码）：

        代码较长，我将其分成NO.1-13共13个部分来进行讲解。只讲大体思路，其他内容请看代码注释。

NO.1：

`timescale 1 ns / 1 ps
//NO.1--------------------------------输入输出端口-------------------------------------------
	module myip_axi_lite_master_v1_0_M00_AXI #
	(
		parameter 			C_M_START_DATA_VALUE		= 32'hAA000000,	//初始写入数据的值
		parameter  			C_M_TARGET_SLAVE_BASE_ADDR	= 32'h40000000,	//写入地址的基地址
		parameter integer 	C_M_AXI_ADDR_WIDTH			= 32,			//地址位宽
		parameter integer 	C_M_AXI_DATA_WIDTH			= 32,			//数据位宽
		para