axi4

Xilinx XC7K70T-2FBG484I 可编程罗辑芯片

34MbRAM，1920DSP片，2845GMAC/sDSP性能，32个收发器，12.5Gb/s收发器速度，800Gb/s串行带宽，x8Gen2PCIe接口，500个I/O引脚，VCXO组件，高级可扩展接口4(AXI4

深圳市泰凌微电子·2025-06-26 15:56

[AXI] AXI Data Width Converter

该IP核专为AXI4和AXI4-Lite协议设计，用于在不同数据宽度的AXI主设备（Master）和从设备（Slave）之间进行数据宽度转换。

S＆Z3463·2025-06-20 17:27

《深入理解AXI4协议：从入门到实践》-- 第九篇：常见问题与进阶资源

第九篇：常见问题与进阶资源本章汇总AXI4协议开发中的典型问题，并提供系统化的解决方案与进阶学习路径，助力读者突破瓶颈，掌握高阶设计技巧。

GateWorld·2025-05-22 08:41

《深入理解AXI4协议：从入门到实践》 -- 第七篇：AXI4-Lite与AXI4-Stream

1.AXI4-Lite：轻量级控制接口AXI4-Lite是AXI4的简化版本，专为低复杂度、低带宽的寄存器或控制接口设计。1.1核心特性单次传输：不支持突发传

GateWorld·2025-05-22 08:10

UDP--DDR--SFP,FPGA实现之ddr axi读写驱动模块

ddraxi读写驱动模块实现介绍该模块主要功能为：接收数据读写op指令，将其转换为AXI4总线形式其逻辑较为简单，而关于AXI4的时序，建议读者使用vivado封装两个AXI4的ip核，一个主机，一个从机

爱学习的张哥·2025-05-19 04:17

[axi][学习笔记]s_axi_awlen/s_axi_awsize 和s_axi_wdata关系

在AXI4（AdvancedeXtensibleInterface4）总线协议中，s_axi_awlen（写地址通道的突发长度）和s_axi_awsize（写地址通道的突发大小）是控制信号，它们定义了写事务的属性

CDerL·2025-05-14 05:56

手撕AXI-Full总线接口，实现AXI_Full Master接口

目前主流的包括AXI3和AXI4，其中AXI4又包括AXI4_Lite、AXI4_Full以及AXI4_Stream。本文是基于XilinxAXI4IP实现AXI4_FULLMaster控制接口。

modest_cat·2025-05-13 15:27

axi ps读写pl_「正点原子FPGA连载」第十五章AXI4接口之DDR读写实验

1)摘自【正点原子】领航者ZYNQ之嵌入式开发指南2)实验平台：正点原子领航者ZYNQ开发板3)平台购买地址：https://item.taobao.com/item.htm?&id=6061601087614)全套实验源码+手册+视频下载:http://www.openedv.com/docs/boards/fpga/zdyz_linhanz.html5)对正点原子FPGA感兴趣的同学可以加群讨

weixin_39835147·2025-04-20 23:25

usb接口程序设计_「正点原子FPGA连载」第十五章AXI4接口之DDR读写实验

1)摘自【正点原子】领航者ZYNQ之嵌入式开发指南2)实验平台：正点原子领航者ZYNQ开发板3)平台购买地址：https://item.taobao.com/item.htm?&id=6061601087614)全套实验源码+手册+视频下载:http://www.openedv.com/docs/boards/fpga/zdyz_linhanz.html5)对正点原子FPGA感兴趣的同学可以加群讨

weixin_39974557·2025-04-20 23:25

Zynq + FreeRTOS 笔试题2

A.ARMCortex-A9双核B.FPGA可编程逻辑C.DDR控制器D.以上全是AXI4总线协议中，以下哪种类型适合高吞吐量数据传输？

指令集诗人·2025-03-31 05:36

Zynq PL端IP核之AXI DMA

AXIDMAIP内核在AXI4内存映射和AXI4StreamIP接口之间提供高带宽直接储存访

Mazy.v·2025-03-21 21:05

lldp协议代码阅读_AXIStream代码详解

AXI-Stream代码详解AXI4-Stream跟AXI4的区别在于AXI4-Stream没有ADDR接口，这样就不涉及读写数据的概念了，只有简单的发送与接收说法，减少了延时，允许无限制的数据突发传输规模

weixin_39986060·2025-03-04 05:57

XILINX AXI总线

简介本文主要针对XILINX使用的AXILite总线对寄存器读写的使用，首先对AXI总线做详细介绍AXI总线AXI是一种总线协议，可以挂在多个master和slave，AXI总线包括3中类型接口，介绍如下：AXI4

热爱学习地派大星·2024-08-29 19:42

FPGA-AXI4总线介绍

下一节：AXI接口时序解读AXI总线概述Xilinx软件官方axi协议有以下三种：AXI4:是面向高性能传输且带有存储地址映射的，最大允许256次数据突发传输。

北纬二六·2024-03-11 22:10

FPGA_AXI4总线

AXI4：主要面向高性能地址映射通信的需求；AXI4-Lite：是一个简单地吞吐量地址映射性通信总线；AX

neufeifatonju·2024-03-11 22:09

（电工基地笔记）Vivado 2014.2 validation fails[IP_Flow 19-3478]

错误背景：为microblaze添加AXI4外设（IP核）出现错误错误信息：[IP_Flow19-3478]Validationfailedforparameter'MyM00_A00_ADDR_WIDTH

Peter_hust·2024-02-10 09:41

AXI3与AXI4区别及互联

元直数字电路验证·2024-02-04 22:52

ZYNQ 使用AXI_BRAM实现PS与PL 数据交互数据交互

ZYNQ上的总线协议有AXI4,AXI4-Lite,AXI4-Stream三种总线协议。

寒听雪落·2024-01-31 14:39

FPGA----ZCU106基于axi-hp通道的pl与ps数据交互（全网唯一最详）

1、大家好，今天给大家带来的内容是，基于AXI4协议的采用AXI-HP通道完成PL侧数据发送至PS侧（PS侧数据发送至PL侧并没有实现，但是保留了PL读取PS测数据的接口）2、如果大家用到SoC这种高级功能

发光的沙子·2024-01-28 13:44

数字信号处理（一）：Xilinx Vivado DDS IP核设计实例（文末附源码）

1、XilinxDDSIP简介Xilinx公司的DDSIP核使用AXI4接口实现高性能

FPGA技术实战·2024-01-18 21:34

FPGA中AXI协议的理解及接口信号的中文描述

AXI协议AXI简介AXI4所采用的是一种READY，VALID握手通信机制，即主从模块进行数据通信前，先根据操作对各所用到的数据、地址通道进行握手。

Njustxiaobai·2024-01-11 08:12

Vivado新建与添加外设IP核

（本文末位跟新了2019版本的Vivado添加已经创建IP核的方法）创建好工程后，点击tools中的创建IP核，选择创建AXI4。

春风沂水丶·2024-01-07 23:33

PCIe 3.0软核控制器，具备AXI接口和DMA功能

PCIExpressBaseSpecificationRevision3.1，实现PCIePHYLayer，DataLinkLayer以及TransactionLayer的所有功能特性，不仅内置DMA控制器，而且具备AXI4

FPGA IP·2024-01-07 00:42

PCIe-AXI-Controller

PCIExpressBaseSpecificationRevision3.1，实现PCIePHYLayer，DataLinkLayer以及TransactionLayer的所有功能特性，不仅内置DMA控制器，而且具备AXI4

FPGA IP·2024-01-07 00:41

【Xilinx DMA SG】Xilinx DMA SG 模式

DMA简介：AXI直接存储器访问(AXIDMA)IP提供高带宽直接存储器AXI4存储器映射和AXI4-StreamIP接口之间的访问。

Linest-5·2024-01-04 19:43

FPGA-AMBA协议、APB协议、AHB规范、AXI４协议规范概述及它们之间的关系

FPGA-AMBA协议、APB协议、AHB协议、AXI４协议规范概述笔记记录，AMBA协议、APB协议、AHB规范、AXI４协议规范概述，只是概述描述，具体详细的协议地址传输、数据传输等内容将在下一章节详细说明

Bellwen·2023-12-26 09:06

紫光FPGA DDR3 IP使用和注意事项（axi4协议）

紫光DDR3IP使用对于紫光ddr3IP核的使用需要注意事情。阅读ddrip手册：1、注意：对于写地址通道，axi_awvalid要一直拉高，axi_awready才会拉高。使用的芯片型号时PG2L100H-6FBG676，不同的型号IP核接口和axi的握手协议也不一样（一定要注意），这点要注意，这也给我挖了一个很大的坑，一把心酸一把泪啊。下图是上板之后通过debug和jtag_hubIP核抓取的

@晓凡·2023-12-18 08:42

vivado分析-在 Versal 器件中执行 NoC 服务质量分析

AMDVivado™中的服务质量(QoS)用于将片上网络(NoC)编译器生成的当前NoC解决方案估算所得QoS与AXINoCIP和/或AXI4‑StreamNoCIP中指定的QoS要求进行对比。

cckkppll·2023-12-04 23:41

【【FPGA 之 MicroBlaze 自定义IP核之呼吸灯实验】】

FPGA之MicroBlaze自定义IP核之呼吸灯实验通过创建和封装IP向导的方式来自定义IP核，支持将当前工程、工程中的模块或者指定文件目录封装成IP核，当然也可以创建一个带有AXI4接口的IP核，用于

ZxsLoves·2023-12-04 19:21

【【水 MicroBlaze 最后的介绍和使用】】

水MicroBlaze最后的介绍和使用我对MicroBlaze已经有了一个普遍的理解了现在我将看的两个一个是AXI4接口的DDR读写实验还有一个是AXIDMA环路实验虽然是水文但是也许能从中得到一些收获第一个是

ZxsLoves·2023-12-04 19:21

zynq设计学习笔记6——自定义含AXI4接口IP核-ps与pl的交互

在本实验中，我们将采用封装带有AXI4接口的IP的方式，实现PS和PL的数据交换，另外自定义IP核可以定制化系统设计，以达到设计重用的目的，可以很大程度上简化系统设计和缩短产品上市的时间。

墨漓_lyl·2023-12-04 19:49

实时系统vxWorks-Zynq7020 自定义axi ip核

AXI协议（又称AXI4.0），包括3种接口标准：AXI4、

不只会拍照的程序猿·2023-12-04 19:49

【ZYNQ 详细案例五】采用AXI4总线封装自定义VGA显示IP核显示自定义图片或者字符内容基于ZEDBOARD

【ZYNQ详细案例五】采用AXI4总线封装自定义VGA显示IP核彩条实验基于ZEDBOARD第一部分：PL部分首先我们先创建工程然后创建blockdesign添加PS处理器自动配置ZEDBOARD的预设

Taneeyo·2023-12-04 19:48

【ARM AMBA AXI 入门 18 - AXI4 NSAID 和 NS 详细介绍】

请阅读【ARMAMBAAXI总线文章专栏导读】文章目录NS信号NS（Non-Secure）信号介绍NS信号的例子NSAIDNSAID使用举例NS信号NS（Non-Secure）信号在ARMAXI（AdvancedeXtensibleInterface）总线协议中是与ARMTrustZone安全技术相关联的信号。它用于指示AXI总线上的每个事务是否是非安全的。NS（Non-Secure）信号介绍在支

CodingCos·2023-12-01 13:58

【ARM AMBA AXI 入门 17 - AXI4 AWUSER | ARUSER 详细介绍】

文章目录AWUSER|ARUSER详细介绍AWUSERConfigurationUsersignalsARUSERAWUSER和ARUSER使用举例AWUSER|ARUSER详细介绍在ARMAMBAAXI协议中可以包含一组用户自定义信号，叫做Usersignals，比如AWUSER和ARUSER信号，它们分别与写地址（AW）和读地址（AR）通道相关。增加的信号可以增加一个transaction的信

CodingCos·2023-11-29 01:26

深入浅出AXI协议（4）——猝发传输

一、前言在之前的文章中，我们着重介绍了关于AXI4的握手协议它可以使得传输的双方都可以自如地控制传输的速率，我们主要介绍了握手协议出现的3种可能情况。

apple_ttt·2023-11-27 00:36

「Verilog学习笔记」数据串转并电路

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网关于什么是Valid/Ready握手机制：深入AXI4总线（一）握手机制-知乎时序图含有的信息较多，观察时序图需要注意

KS〔学IC版〕·2023-11-25 11:57

AXI三种接口及DMA DDR XDMA介绍（应用于vivado中的ip调用）

一、AXI——高级可扩展接口（UG1037）参考资源：【SDK篇_58~62_AXI接口简介【Xilinx】+【Vivado】+【AXI4总线】+【FPGA】-哔哩哔哩】关于AXI握手过程都讲解的很细致

LessIsMore/·2023-11-16 21:34

AXI协议详解（四）

上一篇我们完成了一个内存式的axi4从机的rtl设计，并进行了仿真验证。是不是有点不过瘾呢？

TechDiary·2023-11-16 21:00

SystemVerilog——Axi4Lite_To_Localbus

摘要：用SystemVerilog对Axi4转localbus进行编写与仿真如果需要从PS端对PL进行寄存器的读写操作，从znyqM_AXI_HPM_FPD出来，经过axi_interconnect模块分出多个通道

Jade-YYS·2023-11-14 09:31

基于FPGA+MIG+AXI4实现DDR3 SDRAM读写操作（附代码）

utm_source=app&app_version=5.1.1&utm_source=app）和AXI4总线协议（详见https://blog.csdn.net/xingchenfeiying/article

春风细雨无声·2023-11-05 20:25

Xilinx DDR3 —— MIG IP核的配置（APP接口）

最后关于AXI4接口，因为本工程不去

XPii·2023-11-05 20:52

Xilinx VIVADO 中 DDR3（AXI4）的使用（1）创建 IP 核

1、前言DDR3SDRAM简称DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用，特别是应用在涉及到大量数据交互的场合，比如电脑的内存条。DDR3的时序相当复杂，对DDR3的读写操作大都借助IP核来完成。MIG(MemoryInterfaceGenerators)IP核是Xilinx公司针对DDR存储器开发的IP，里面集成存储器控制模块，实现DDR读写操作的控制流程。在默认情

chylinne·2023-11-05 20:22

在紫光同创盘古50K开发板上进行DDR读写测试

紫光同创PGL50H开发平台（盘古50K开发板）一：软硬件平台软件平台：PDS_2022.1硬件平台：小眼睛科技盘古50K开发板二：IP介绍紫光同创的HMIC_SIP只支持DDR3，IP顶层使用了精简的AXI4

小眼睛FPGA·2023-11-03 13:47

zynq AXI

其中三种AXI总线分别为：AXI4：（Forhigh-performancememory-mappedrequirements.

xifengw·2023-10-29 16:51

AXI4总线外设式从机实现

引言：上一篇我们完成了一个内存式的从机，实现了对AXI4从机的读写测试。

TechDiary·2023-10-29 16:19

vivado 自定义ip【基于AXI总线协议】及调用

1.可以在固定目录下也可在当前工程下这是在固定目录下建立ip当前工程：tools->creatnewip2封装ip封装IP或者创建一个带AXI4接口的IP核，选择创建一个带有AXI4接口的IP核。

shabby爱学习·2023-10-29 04:53

AXI 协议部分接口说明

AXI4协议支持以下三种类

我是苏~格~拉·2023-10-27 21:16

AXI总线信号讲解与使用

1、类型AXI4包含3种类型的接口：1）AXI4（AXI4-Full）：主要面向高性能地址映射通信的需求；2）AXI4-Lite：是一个轻量级的，适用于吞吐量较小的地址映射通信总线；3）AXI4-Stream

u013445609·2023-10-27 21:44

AXI4协议学习：架构、信号定义、工作时序和握手机制

目录1AXI是什么？2AXI怎么工作？3AXI协议3.1架构3.1.1通道定义3.1.2接口与互连（interconnect）3.1.3Registerslices3.2基本事务3.2.1突发读示例3.2.2重叠突发读示例3.2.3突发写示例3.2.4事务顺序3.3额外的功能4信号定义4.1全局信号4.2写地址通道信号4.3写数据通道信号4.4写响应通道信号4.5读地址通道信号4.6读数据通道信号

lu-ming.xyz·2023-10-27 21:13

推荐频道