Verilog中模块例化的方式

1. 命名端口连接

test_moudle test(
     .a(data_a),
     .b(data_b),
     .c()
);
/*
1、模块端口与外部信号按照其名字进行连接
2、端口顺序随意可以和模块内部声明的顺序不一样
3、端口不用时可以悬空，但input端口在例化时不能删除，否则编译报错，output端口在例化时可以删除
*/

2. 顺序端口连接

test_moudle test( data_a,data_b,data_c );
/*
1、例化的模块端口按照模块声明时端口的顺序与外部信号进行匹配连接
2、外部信号名称与模块内部声明的顺序要完全一致
*/

3. 位宽匹配
   如果端口a是3位，而data_a只是2位，那么a= { 1’bz,data_a };