PLL与延迟锁相环DLL(Delay Loop Lock)

参考：DLL(Delay Loop Lock)延迟锁相环

1）最主要区别是PLL内部使用压控振荡器、DLL内部使用压控延迟线；
2）用途的不同：PLL除了相位延迟、还可以频率综合（freq synthesizer）、产生高质量的时钟源
3）抗噪性能上相对PLL要好，不会累加相位偏移
4）PLL的环路带宽越小，鉴相频率越高，它的相位噪声越小（时域上抖动也越小）。




PLL闭环时钟，比开环更具有优势，主要由鉴频鉴相器PD,LPF,VCO,DIV构成。

通过鉴频鉴相器比较输入参考时钟与输出反馈时钟的相位差，产生代表超前与滞后的脉冲信号，
该信号控制固定电流电荷泵中的开关 MOS 管导通和关断状态，实现对滤波器电容的充放电时间的调节，
得到与相差成正比变化的压控振荡器控制电压变化，以此调节振荡器的输出时钟频率和相位，
直到相位差为零(或最小失调)的锁定状态。

振荡器很重要，
PLL采用鉴频鉴相，且具有倍频的功能，输出频率涵盖hz到kHz。
延迟锁相环DLL采用压控延迟线，虽然抖动最低，但是缺少倍频功能，难以产生较高的频率，因此应用范围受到限制。
FLL锁频环采用鉴频条件，也可倍频，但是适用于高速时钟,频率范围宽。

PLL属于相位闭环负反馈系统，FLL属于时域内信号的闭环负反馈系统。

FLL锁频环采用鉴频条件，也可倍频，但是适用于高速时钟。相对与PLL中的鉴相器范围的限制，工作频率范围小，
当频率偏离设定范围会发生错误的锁定，FLL取消了鉴相功能，提供了较宽的频率锁定范围。但取消鉴相器同时带来了较为恶劣的噪声性能。
①防止错误锁定
②噪声性能差（无鉴相器）
③结构简单，锁定速度快。