FPGA入门——1位全加器设计

一、认识全加器

全加器是用门电路实现两个二进制相加并求出和的组合线路，成为一位全加器，一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。
Ain表示被加数，Bin表示加数，Cin表示低位进位，Cout表示高位进位，Sum表示本位和

Ain	Bin	Cin	Cout	Sum
0	0	0	0	0
0	0	1	0	1
0	1	0	0	1
0	1	1	1	0
1	0	0	0	1
1	0	1	1	0
1	1	0	1	0
1	1	1	1	1

二、采用原理图输入完成1位全加器的设计

• 创建工程
  
• 选择芯片
  

（一）半加器的原理图输入

新建文件

选择元件


最终原理图

• 保存之后编译
  如果报错的话，则设置为顶层文件
  
  之后再编译就可以了
  

• 将设计的半加器half_adder.bdf设置成可调用的元件
  

• 半加器仿真
  新建文件
  
  输入波形文件
  

出现的波形文件

设置波形取值
然后编译

如果报了如图的错的话

则选择Tools->Launch Simulation Library Compiler

设置Output directory，然后选择start compilation，编译成功选择close

之后再进行编译就成功了

（二）全加器的原理图输入

新建文件
添加元件

• 最终原理图
  
• 保存为f_adder，进行编译
• 将全加器设置为顶层文件
• 进行波形仿真

• 设置引脚
  选择Assignments->Pin Planner
  

• 再进行编译
  

• 下载
  

• 结果
  最后的硬件结果和真值表是对应的，当三位全为1时，两个LED等全亮

三、采用Verilog编程完成1位全加器的设计

• 创建工程
  过程如上

• 新建Verilog文件
  

• 代码

module full_adder2(
  input  a,b,cin,
  output reg sum,cout
  );
  reg s1,s2,s3;
  always @(a or b or cin) begin
     sum=(a^b)^cin;
	  s1=a&cin;
	  s2=b&cin;
	  s3=a&b;
	  cout=(s1|s2)|s3;
  end
endmodule

• 编译
  

• 设置引脚
  

• 最后进行编译下载
  最后硬件的结果是和真值表是吻合的。