cadence——基本操作5

二十一、同时DRC也可以在上文二十条界面中设置,点击栏目前的颜色块即可删除错误;


二十二、有时DRC会报错,比如V S 错误,可能原本是正常的过孔到shape距离,此时在修改一些参数后会突然报错,可以通过稍微调整一下过孔而自动更新shape(动态shape),这样就正常了;


二十三、好习惯是新建板框时,除了outline,还应该建立一个rout keepin,这样在后期处理铜皮时,可以直接使用keepin的边界,直接敷铜,省去了自己画铺铜边界的麻烦,画keepin时,可以方便的使用Z-COPY功能,在edit 》 Z-COPY中:

cadence——基本操作5_第1张图片

Z-COPY的功能即是将一个对象以一定的offset拷贝到另一个层或对象中,比如上图中可以设置为etch 的某个网络,然后点选keepin即可画出以keepin为边界的网络铜皮;

参考:

allegro16.6建立板框,倒角及Keepin/Keepout区域使用Z-Copy实现-[PCB吧]专注Cadence Allegro交流|Cadence视频|Allegro视频|PCB培训|Cadence培训|Allegro培训|高速PCB培训 - Powered by Discuz!

Allegro铺铜详解_wendeng6780的博客-CSDN博客_allegro铺铜


二十四、回注步骤:

在allegro中选择logic,点击more,按照下图设置:

cadence——基本操作5_第2张图片

设置完成后点击close,选择rename,即可将PCB中的位号全部顺序重置;

再选择 输出 logic,将网表文件导出到指定路径;

在orCAD中选择 back annotate:

指定PCB路径,指定网表路径,指定SWP文件路径,勾选最后两项 ,在右侧栏中同样选择SWP文件,再点击确认即可;

注意:1 很多教程中都少了导出PCB logic的这一步,而这一步是不可缺少的;

2 进行回注时出现过错误,就是怎么导入PCB网表到CAD中都无法正确修改CAD中的位号,经过多次尝试,找到一个方法解决了问题:

有时即使操作正确,也会出现原理图位号修改失败的情况,此时可以在输出的SWP文件中,将文件名字修改一次,右侧 layout SWP文件不改,再次导入网表,即可成功修改所有元件名;

PS:网上也有通过修改rename.log后解决了无法修改orCAD位号的问题:

就是rename.log文件中有无用的字符,删除就可以了。就是PCB中位号的首字母不变,只重新排序。最后会不会有其他问题还没有检查,初步反标是成功了。

https://www.eda365.com/forum.php?mod=viewthread&tid=140921&page=1&_dsign=ec8bea86


二十五、orCAD导出BOM表方法

tools ——

cadence——基本操作5_第3张图片

主要在中间设置参数:

Item\tQuantity\tPart\tReference\tpcb footprint

Item\tQuantity\tPart\tReference\tpcb footprint

以上参数就够了

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