PIPE Interface解析之PIPE介绍

PIPE Interface（PIPE5.2）

简介

PIPE SPEC提供了一些MAC通过PIPE interface去控制PHY的一些信息，比如PCIe的链路训练状态机（LTSSM）和链路状态等信息。PIPE SPEC的出发点是促进PCIe设备、SATA设备、USB设备和Converged IO设备的发展。PCIe的PHY Layer的分层图如下所示：

从上图可知：
在MAC层，这里主要有LTSSM的实现，Lane-Lane的对齐，加扰和解加扰，如果此时是SerDes PIPE模式，8b/10b或者128b/130b编码以及Elastic Buffer也在MAC实现；在PCS层，这层主要是实现终端检测和功耗管理相关的内容，如果此时是Original PIPE模式，8b/10b或者128b/130b编码以及Elastic Buffer是在PCS层实现的；在PMA层，这里主要是实现模拟Buffer和SerDes电路。

PCIe PHY Layer

PCIe PHY是用于处理PCIe协议和信号的最低层次，具体包括的特性如模拟缓存，终端检测，数据的串行化和解串，8b/10b编码（Gen1/2），128b/130b编码（Gen3/4/5）和（弹性缓存）elastic buffer。这个层次的主要作用是将PCIe逻辑子层的数据以差分信号的形式发送出去或者将差分信号收到的数据上传到PCIe的逻辑子层。以下是PCIe PHY的一些重要特性：

1. 标准的PHY interface为PCIe PHY的厂商提供了多个PCIe实现方案（PHY+Controller）
2. 支持2.5GT/s、5.0GT/s、8.0GT/s、16.0GT/s、32GT/s
3. 使用8bit或者16bit或者32bit的并行接口来接收或者发送数据，除此之外，在SerDes架构下，支持64bit的并行接口
4. 数据和时钟可以从串行的码流中恢复
5. 利用寄存器去发送或者接收数据
6. 在发送compliance pattern的时候支持直接的disparity控制
7. 8b/10b编码和错误指示
8. 128b/130b编码和错误指示
9. 终端检测
10. Beacon信号的发送和接收
11. 可选的Tx Margining，Tx De-emphasis和Signal Swing数值
12. Rx端的Lane Margining
13. 极性（Polarity）
14. 电气空闲状态的进入和退出检测

参考书籍

1. PHY Interface For the PCI Express, SATA, USB 3.1, DisplayPort, and Converged IO Architectures 5.2
2. PCI Express® Base Specification Revision 5.0 Version 1.0
3. PCI Express Technology Comprehensive Guide to Generations 1.x, 2.x, 3.0