「HDLBits题解」Module name

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Module name - HDLBits

module top_module ( 
    input a, 
    input b, 
    input c,
    input d,
    output out1,
    output out2
);
    mod_a u1(.out1(out1), .out2(out2), .in1(a), .in2(b), .in3(c), .in4(d)) ;

endmodule