【xilinx primitives 】01 IBUFDS and IBUFGDS

参考源：

<UG953 Vivado Design Suite 7 Series FPGA and Zynq-7000 SoC Libraries Guide>
< UG471 7 Series FPGAs SelectIO Resources User Guide >

① 差分原语对应的用法和规则与单端 SelectIO 原语类似。

②差分 SelectIO 原语有两个与器件焊盘之间的引脚，以显示差分对中的 P 和 N 通道引脚。

③N 通道引脚具有 B 后缀。

④ IBUFDS 和 IBUFGDS 原语是相同的，当差分输入缓冲器用作时钟输入时，使用 IBUFGDS。

该设计元素是一个输入增益器，支持低电压、差分信号。

在IBUFDS中，设计级接口信号表示为两个不同的端口（I和IB），一个被视为“主端口”，另一个被视为“从端口”。

主端和从端是同一逻辑信号（例如，MYNET_P和MYNET_N）的相反相位。

此外，该器件还提供可编程差分终端功能，以帮助提高信号完整性并减少外部元件。

真值表

例化VHDL

Library UNISIM;
use UNISIM.vcomponents.all;
-- IBUFDS: Differential Input Buffer
--         7 Series
-- Xilinx HDL Language Template, version 2022.2
IBUFDS_inst : IBUFDS
generic map (
   DIFF_TERM => FALSE, -- Differential Termination
   IBUF_LOW_PWR => TRUE, -- Low power (TRUE) vs. performance (FALSE) setting for referenced I/O standards
   IOSTANDARD => "DEFAULT")
port map (
   O => O,  -- Buffer output
   I => I,  -- Diff_p buffer input (connect directly to top-level port)
   IB => IB -- Diff_n buffer input (connect directly to top-level port)
);
-- End of IBUFDS_inst instantiation

Verilog

// IBUFDS: Differential Input Buffer
//         7 Series
// Xilinx HDL Language Template, version 2022.2
IBUFDS #(
   .DIFF_TERM("FALSE"),       // Differential Termination
   .IBUF_LOW_PWR("TRUE"),     // Low power="TRUE", Highest performance="FALSE"
   .IOSTANDARD("DEFAULT")     // Specify the input I/O standard
) IBUFDS_inst (
   .O(O),  // Buffer output
   .I(I),  // Diff_p buffer input (connect directly to top-level port)
   .IB(IB) // Diff_n buffer input (connect directly to top-level port)
);
// End of IBUFDS_inst instantiation