[学习笔记]《CSAPP》深入理解计算机系统 - Chapter 6 存储器层次结构

Chapter 6 存储器层次结构

1. 随机访问存储器(Random-Access Memory, RAM)分为两类: 静态的和动态的。
   • 静态(SRAM) 比动态更快，更贵
   • 动态(DRAM)
2. 数据流通过称为总线(bus)的共享电子电路在处理器和DRAM主存来来回回。每次CPU和主存之间的数据传送都是通过一系列的步骤来完成的，这些步骤称为总线事务(bus transaction). 读事务(read transaction)从主存传送数据到CPU. 写事务(write transaction)从CPU传送数据到主存. 简单地示例描述：CPU和I/O桥接器用系统总线连接，I/O桥接器和DRAM主存用内存总线连接。I/O桥接器将系统总线地电子信号翻译成内存总线地电子信号，反之同理。I/O桥也将系统总线和内存总线连接到I/O总线，如磁盘和图形卡这样的I/O设备共享I/O总线
   系统总线和内存总线是与CPU相关的，诸如PCI(已被PCIe(PCI express)总线取代)这样的I/O总线设计成与底层CPU无关。I/O总线比前两个慢，但是可以容纳种类繁多的第三方I/O设备。
   • 通用串行总线(USB)
   • 图形卡(或适配器)，负责代表CPU在显示器上画像素
   • 主机总线适配器: 将一个或多个磁盘连接到I/O总线，两个常用的磁盘接口分别是SCSI和SATA。前者更快更贵，前者可以支持多个磁盘驱动器，而SATA适配器只能支持一个驱动器。

DMA

CPU发出请求，磁盘控制器收到指令(比如读)，之后，将逻辑快好翻译成一个扇区地址，读该扇区内容，然后将这些内容直接传送到主存，不需要CPU的干涉。
设备可以自己执行读或者写总线事务而不需要CPU干涉的过程，称为直接内存访问(Direct Memory Access, DMA)

局部性

• 好的时间局部性: 被引用过一次的内存位置很可能在不远的将来再被多次引用
• 好的空间局部性: 一个内存位置被引用了一次，那么程序很可能在不愿的将来，引用附近的一个内存位置

int sumvec(int v[N])
{
    int i, sum = 0;
    for (i = 0; i < N; i++)
        sum += v[i];
    return sum;
}
// sum: 好的时间局部性
// v: 好的空间局部性

3. CPU寄存器由编译器管理

抖动

reference from P425
即高速缓存反复地加载和驱逐相同地告诉缓存块的组

4. 缓存写
   写命中:
   直写: 写一个缓存了的字w(写命中)，在高速缓存更新了其副本之后，立即将w的高速缓存块写回紧接着的第一层中。缺点是每次写都会引起总线流量
   写回: 尽可能地推迟更新，只有当替换算法要驱逐这个更新过的块时，才把它写到紧接着的第一层中，缺点是增加了复杂性。高速缓存必须为每个高速缓存行维护一个额外的修改位(dirty bit)
   写不命中:
   写分配: 加载相应的低一层的块到高速缓存中，然后更新这个高速缓存块。缺点是每次不命中都会导致一个块从低一层传送到高速缓存
   非写分配: 避开高速缓存，直接把这个字写到低一层中。

5. 高速缓存既保存数据，也保存指令。只保存指令的高速缓存称为i-cache。只保存程序数据的高速缓存称为d-cache。既保存指令又保存数据的高速缓存称为"同一的高速缓存(unified cache)"。
   以 Intel Core i7 为例: 每个CPU芯片有四个核。每个核有自己私有的L1 i-cache、L1 d-cache和L2 统一的高速缓存。所有核共享芯片上L3统一的高速缓存。

6. 高速缓存行、组和块的区别

   • 块: 固定大小的信息包、在高速缓存和主存之间来回传送
   • 行: 高速缓存中的一个容器，存储块以及其他信息(例如有效位和标记位)
   • 组: 一个或多个行的集合。