Verilog HDL 与数字电路设计

王冠，黄熙，王鹰 编著
2006年
机械工业出版社

第1章 概述
1.1 什么是HDL
1.2 Verilog HDL概述
1.3 Verilog HDL 与 VHDL的比较
1.4 System Verilog
1.5 小结

Verilog HDL是由Phil Moorby于1983年首创，1989年被Cadence收购。1995年，IEEE发布了第一个Verilog HDL标准，即IEEE 1364-1995.

第2章 初识Verilog HDL
2.1 自顶向下的设计和自底向上的实现

2.2 不同抽象级别的Verilog HDL模型
系统级（System Level），算法级（Algorithm Level），寄存器传送级（Register Transfer Level, RTL)，门级（Gate Level）和开关级（Switch Level）。RTL、算法级和系统描述级都被称为行为描述。

2.3 描述数字电路系统的行为
2.4 设计数字电路系统

2.5 Verilog HDL的基本单元 - 模块
module myadder(a, b, carry_in, sum, carry_out);
input a, b, carry_in;
output sum, carry_out;

wire a, b, carry_in;
reg sum, carry_out;

reg temp;
...
endmodule

//module myadder(input a, input b, input carry_in, output sum, output carry_out);

模块调用的一般形式：
模块名 实例名(.模块端口1（连接的信号1），.模块端口2（连接的信号2），...);

或者可省略模块端口，但要注意端口顺序必须一致。

2.6 逻辑功能描述的3种方法