Verilog语言——20分频器

设计一个20分频器，输入clk  reset  输出 out

要求：clk如果频率为10M的话，out输出频率为500k，即20分频，reset为低电平复位。

module fenpin20(clk_in,clk_out,reset);

input clk_in,reset;

output clk_out;

integer count;

reg clk_out;

always @(negedge reset or posedge clk_in )

begin

if(!reset)

clk_out=0;

else

begin

if(count==20)

begin

clk_out=~clk_out;

count=0;

end

else

count=count+1;

end

end

endmodule