★FPGA项目经验第52页

DCM、PLL以及DLL等概念及详情

FPGA的学习中，经常会看到DCM、DLL、以及PLL等词语。以前没有真正使用，总是模棱两可，马马虎虎知道是时钟相关资源就再也没深究。

CLL_caicai·2023-10-10 04:30

[项目经验]——图片上传以及回显

️‍个人网站：code宝藏，欢迎访问如果大家觉得博主写的还不错的话，可以点点关注，及时获取我的最新文章非常感谢大家的支持与点赞介绍在Springboot+vue中是如何处理图片上传及回显的文章目录后端配置1、设置application.yml2、设置拦截器，对图片静态资源直接放行3、上传图片控制器4、FileUtils工具类前端配置1、vue使用了element-ui2、上传方法3、封装的axio

一定会去到彩虹海的麦当·2023-10-10 03:43

架构师的职责、核心能力、能力修炼手册

孔庆龙，一线架构师，多年金融架构经验，具备SOA服务化、服务治理、系统优化、分布式系统项目经验。目前关注于互联网金融技术架构设计、分布式架构、微服务架构、DevOps实践、大数据等领域。

中生代技术·2023-10-10 00:50

基于SpringBoot+Vue的影城管理系统设计与实现

我擅长在JavaWeb、SSH、SSM、SpringBoot等框架下进行项目开发，具有丰富的项目经验和开发技能。我的代码风格规范、优美、易读性强，同时也注重性能优化、代码重构等方面的实践和经验总结。

出世&入世·2023-10-09 22:13

libero-soc许可证申请和环境配置

2.申请许可证https://www.microsemi.com/products/fpga-soc/design-resources/design-software/libero-soc#licensing

Lavender.·2023-10-09 22:27

基于SpringBoot+Vue的学生毕业离校系统设计与实现

我擅长在JavaWeb、SSH、SSM、SpringBoot等框架下进行项目开发，具有丰富的项目经验和开发技能。我的代码风格规范、优美、易读性强，同时也注重性能优化、代码重构等方面的实践和经验总结。

出世&入世·2023-10-09 20:34

Springboot项目架构设计

这和项目经验和团队文化有很大关系。我想很多人其实对编程是有误解的。在中国古代提倡六艺,后面又提倡琴棋书画,这些都是才艺或者技艺。编程也是一门技艺,并没有大

楠木大叔·2023-10-09 20:26

一文讲解单片机、ARM、MUC、DSP、FPGA、嵌入式错综复杂的关系

19020100334学院：电子工程学院转载自：https://blog.csdn.net/fymx203/article/details/89645109【嵌牛导读】一文讲解单片机、ARM、MUC、DSP、FPGA

惊蛰同学·2023-10-09 20:23

鱼类识别系统：基于深度学习的生态保护与渔业管理利器【鱼类识别

如何优雅的介绍自己的项目经验？诺瓦一面后测评合肥就业求职好公司及薪资汇总基恩士全流程（已测评等消息中）有无学历厂推荐2023基恩士面经，送上一首凉凉【虹软24届校招提前批】笔试本周日开始！

han_xue_feng·2023-10-09 18:32

React18 + Vite + TypeScript项目经验总结

创建项目选择React+TypeScript模板。不要选用React+TypeScript+SWC。因为SWC不支持babel插件，不能转换es6语法和特性。这个后面也会说到。pnpmcreatevite添加eslint支持这里有一个eslint常用配置、插件的清单，可以收藏看看。github.com/dustinspeck…如何配置根据官网的说明，只需要简单的执行下面的命令，然后根据你的项目进行

jingqw·2023-10-09 16:10

基于FPGA的I2C读写EEPROM

文章目录前言一、I2C协议1.1I2C协议简介1.2物理层1.3协议层二、EEPROM2.1型号及硬件规格2.2各种读写时序三、状态机设计四、项目源码：五、实现效果参考资料前言本次项目所用开发板FPGA

鸡腿堡堡堡堡·2023-10-09 16:36

1、什么是ASIC芯片？

什么是ASIC芯片1、ASIC的定义2、ASIC与CPU、GPU、FPGA相比如何？

Geek@Yang·2023-10-09 15:44

FPGA之HDMI简介

HDMI全称“HighDefinitionMultimediaInterface高清多媒体接口”。HDMI接口因为接口体积小各种设备都能轻松安装，抗干扰能力强能实现最长20米的无增益传输，兼容性好等优点，已逐步取代VGA和DVI接口，特别是在一些便携设备上，HDMI接口都成了标准化的配置。图1HDMI接口HDMI有4种接口类型，其中HDMIBType接口类型未在市场中出现过，市面上流通最广的是HD

去哪啊到二仙桥·2023-10-09 12:23

FPGA学习笔记：单次调用@(posedge clk)（没有always）

之前看小梅哥视频，对下面语句有所疑惑：不知道这个@（posedge）触发后只执行一句还是后面的都执行，能不能加beginend只触发某几句；如果能用beginend的话，没有触发上升沿那么这个语句会不会阻塞后面的语句，自己就写了个testbench，代码如下：`timescale1ns/1ns`definetm20moduletb();regclk;regtest1;regtest2;regtes

EXCitrus·2023-10-09 12:13

转行自学的2021秋招面经汇总（Java开发/运维开发）

个人情况211计算机硕本科材料计算机基础知识很差（四大金刚完全没学过）考研纯粹为了混计算机学历自学半年Java国企实习经历无Java项目经验最后拿了小米的运维开发offer面试题答案待施工。。。

Sindweller5530·2023-10-09 11:54

FPGA学习笔记_FPGA实现千兆以太网_网络层(IP协议)

FPGA学习笔记1.FPGA实现千兆以太网_网络层(IP协议)网络层(IP协议)IP协议是TCP/IP协议中最核心的协议，所有的TCP,UDP,ICMP,IGMP数据都是以IP数据报的格式传输的。

GloriaHuo·2023-10-09 09:21

FPGA学习笔记_FPGA实现千兆以太网_传输层(UDP协议)

FPGA学习笔记FPGA实现千兆以太网_传输层(UDP协议)传输层(UDP协议)Userdatagramprotocol,用户数据协议，是直面用户应用的无连接的传输层协议,IETFRFC768是UDP的正式规范

GloriaHuo·2023-10-09 09:21

基于zynq的千兆网udp项目_AC6102开发板千兆以太网UDP传输实验2

12-1669AC6102开发板千兆以太网UDP传输实验AC6102开发板千兆以太网UDP传输实验在核心线路AC6102开发板上，设计了具有GMII接口的千兆以太网电路.通过该以太网电路，用户可以将通过FPGA

weixin_39586825·2023-10-09 09:21

FPGA精简版UDP协议实现板间网线传输视频，提供3套工程源码

目录1.FPGA精简版UDP介绍2.网线板间视频传输---精简版UDP再次精简3.网线板间视频传输---实现方案4.网线板间视频传输---发送端方案5.网线板间视频传输---接收端方案6.工程1介绍--

9527华安·2023-10-09 09:20

基于FPGA的UDP 通信（一）

引言手头的FPGA开发板上有一个千兆网口，最近准备做一下以太网通信的内容。本文先介绍基本的理论知识。

在路上-正出发·2023-10-09 09:20

基于UDP协议的千兆以太网传输（FPGA）

@[TOC]基于UDP协议的千兆以太网传输（FPGA）一、UDP协议概述UDP协议是一种基于无连接协议，即发送端发送数据无需确认接收端是否存在；接收端收到数据后也无需给发送端反馈是否收到，所以UDP在数据发送过程中允许丢失一两包数据

I am a FPGAer·2023-10-09 09:50

Verilog实现千兆以太网传输

1本实验将实现FPGA芯片和PC之间进行千兆以太网数据通信,通信协议采用EthernetUDP通信协议。

neufeifatonju·2023-10-09 09:19

千兆以太网传输层 UDP 协议原理与 FPGA 实现（UDP接收）

文章目录前言心得体会一、UDP协议简单回顾二、UDP接收实现三、完整代码展示四、仿真测试（1）模拟电脑数据发送，（2）测试顶层文件编写（3）仿真文件（4）仿真波形前言在前面我们对以太网UDP帧格式做了讲解，UDP帧格式包括前导码+帧界定符、以太网头部数据、IP头部数据、UDP头部数据、UDP数据、FCS数据，以太网接收模块同样是按照该格式接收数据。提示：任何文章不要过度深思！万事万物都经不起审视，

C.V-Pupil·2023-10-09 09:49

【乘法器】大数乘法器的设计与优化（32位，16位，8位树型阵列乘法器Dadda Tree与Wallace Tree）

【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计Verilog·STA·设计·验证·FPGA·架构·AMBA·书籍优化原理若将传统乘法器中加法器的排布称为阵列型

张江打工人·2023-10-09 06:52

基于FPGA设计的低成本四通道 1GSPS 示波器设计资料

完整设计资料下载链接https://download.csdn.net/download/tianqiquan/88253962该项目的目标是设计和构建一个PC连接替代方案，以替代低成本台式1000系列示波器，在性能和价格上都具有竞争力。该项目必须达到的规格是四个通道至少100MHz，价格与其他入门级示波器类似。右侧的栏是我们在框图上所说的“数据显示组件”。这包括只读标签以及按钮和选择器，我们恰当

TD程序员·2023-10-09 00:18

【FPGA零基础学习之旅#14】串口发送字符串

欢迎来到FPGA专栏~串口发送字符串☆*o(≧▽≦)o*☆嗨~我是小夏与酒✨博客主页：小夏与酒的博客该系列文章专栏：FPGA学习之旅文章作者技术和水平有限，如果文中出现错误，希望大家能指正欢迎大家关注！

小夏与酒·2023-10-09 00:17

等精度频率计verilog，quartus仿真视频，原理图，代码

全量程)C：时钟频率:50kHzD：预闸门时间:01sE：系统时钟频率:50MHzF：频率计算:保留1位小数本代码下载：等精度频率计设计verilog，quartus仿真_Verilog/VHDL资源下载FPGA

蟹代码丫·2023-10-09 00:46

基于Xilinx UltraScale+ MPSOC（ZU9EG/ZU15EG）的高性能PCIe数据预处理平台

板卡采用Xilinx的高性能UltraScale+MPSOC系列FPGA作为实时处理器，实现FMC接口数据的采集、处理、以及设备间互联传输。

北京青翼科技·2023-10-08 22:55

【TES720D-KIT】青翼科技支持双网口的全国产化四核CPU+FPGA处理器开发套件

TES720D-KIT是专门针对我司TES710D（基于复旦微FMQL10S400的全国产化ARM核心板）的一套开发套件，它包含1个TES720D核心板，加上一个TES720D-EXT扩展底板。FMQL20S400是复旦微电子研制的全可编程融合芯片，在单芯片内集成了具有丰富特点的四核处理器（PS）和可编程逻辑（PL），基于先进的28nm工艺，配合相应的开发软件，实现一体化软硬件平台，方便用户开发，

北京青翼科技·2023-10-08 22:55

基于复旦微JFM7K325T FPGA的高性能PCIe总线数据预处理载板（100%国产化）

PCIE711是一款基于PCIE总线架构的高性能数据预处理FMC载板，板卡采用复旦微的JFM7K325TFPGA作为实时处理器，实现各个接口之间的互联。该板卡可以实现100%国产化。

北京青翼科技·2023-10-08 22:23

【2023研电赛】东北赛区一等奖作品：基于FPGA的小型水下无线光通信端机设计

基于FPGA的小型水下无线光通信端机设计参赛单位：大连理工大学指导教师：殷洪玺教授参赛成员：黄安、文浩、肖胡浩研究背景随着海洋开放程度越来越高、海洋发展速度的加快，以及半导体器件的连

极术社区·2023-10-08 14:26

FPGA时序约束中set_false_path的使用

Afalsepathcanbeapathlogicallyimpossible.Let'stakeacircuitshownbelowasanexample.Aswecanseefromthediagram,itislogicallyimpossiblefroma1,throughf1andb2,tof2.Italsologicallyimpossiblefromb2,throughf1anda2

长弓的坚持·2023-10-08 12:23

FPGA约束：逻辑互斥的set_clock_groups

FPGA约束：逻辑互斥的set_clock_groupsFPGA设计中，时钟是一个非常重要的因素，而且布线延时是不可避免的。因此，时钟管理和数据路径是FPGA设计中重要的部分。

编码实践·2023-10-08 12:53

FPGA时序约束（一）

1.时序约束理论篇建立和保持时间时序路径时序模型2.I/O管脚约束管脚约束延迟约束3.时钟周期约束4.两种时序例外多周期路径伪路径5.xdc约束优先等级建立和保持时间建立时间：在clk上升沿到来之前，保持稳定（准备好开始）保持时间：在clk上升沿到来之后，保持稳定（别动！）时序路径典型的额时需路径有4种，如下图所示：其中标记1和3是片间路径，2和4是片内路径。这几类中，我们关注比较多的是2的同步时

huanghu1230·2023-10-08 12:20

FPGA设计时序约束三、设置时钟组set_clock_groups

目录一、背景二、时钟间关系2.1时钟关系分类2.2时钟关系查看三、异步时钟组3.1优先级3.2使用格式3.3asynchronous和exclusive3.4结果示例四、参考资料一、背景Vivado中时序分析工具默认会分析设计中所有时钟相关的时序路径，除非时序约束中设置了时钟组或false路径。使用set_clock_groups命令可以使时序分析工具不分析时钟组中时钟的时序路径，使用set_fa

知识充实人生·2023-10-08 12:16

FPGA project : FIFO_SUM

拓展训练：5X5矩阵，按列相邻三个求和。仍然是以数据流的形式传入数据（rs232），并以数据流的形式传出数据。分析：1，其实这个使用两个深度为2的fifo就可以实现了。并且不再需要行计数器。每一行，对应列，相关信号变化是一样的，也就是说和行数没有关系。2，其实这个行与列计数器，就像状态机。只不过用他俩表示矩阵比用状态机表示更方便更直观。所以我愿称之为“矩阵式状态机”！3，第一列的数据传给FIFO1

warrior_L_2023·2023-10-08 12:14

妙鸭相机功能代码复现

RooP笔记基础模型：inswapper_128.onnx人脸分析模型：insightface高清增强模型：gfpgan大体流程为通过insightface检测出人脸，替换人脸，使用gfpgan对人脸进行修复

quintin007·2023-10-08 12:52

软件测试了解

文章目录软件测试了解公司简介面经（牛客）1.NPU嵌入式神经网络处理器2.工具链3.软件测试3.1岗位界定3.2基础知识4.ASIC与FPGA4.1FPGA现场可编程门阵列4.2ASIC专用集成电路4.3ASIC

新四石路打卤面·2023-10-08 11:16

基于FPGA的拔河游戏设计

基于FPGA的拔河游戏机设计内容：（1）拔河游戏机需要11个发光二极管排成一行，开机后只有中间一个亮点，作为拔河的中间线。

QQ_778132974·2023-10-08 09:34

JEPG Encoder IP verilog设计及实现

总体介绍：采用通用的常规Verilog代码编写，可用于任何FPGA。该内核不依赖任何专有IP内核，而是用Verilog编写了实现JPEG编码器所需的所有功能，代码完全独立。

QQ_778132974·2023-10-08 09:03

ZYNQ学习--PL 的LED 点亮实验

PL的"HelloWorld"LED实验参考文档《course_s1_ZYNQ那些事儿-FPGA实验篇V1.06》Vivado版本2018.3一、创建工程创建RTL工程，Targetlanguage选择

伊丽莎白鹅·2023-10-08 06:53

基于FPGA的图像形态学腐蚀算法实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览将FPGA的仿真结果导入到MATLAB,结果如下所示：2.算法运行软件版本vivado2019.2matlab2022a3

简简单单做算法·2023-10-08 06:18

Vivado爬坑指南（1）

FPGA作为新兴的可编程芯片，由于其可并行处理的特性而大幅提高运算速度，以及具有半定制的特性，可以反复使用而受到广大芯片开发人员的喜爱。

飞飞霏霏斐斐·2023-10-08 05:54

FPGA通信—千兆网（RTL8211EG）硬件layout

一、硬件布局指南创造一个低噪音、功率稳定的环境降低EMI/EMC的程度及其对RTL8211E/RTL8211EG的影响简化信号跟踪的路由任务1.1布局RTL8211EG必须尽可能靠近MAC（小于2.5英寸=6.35cm）连接到RSET引脚的电阻器应靠近RTL8211E/RTL8211EG（小于800mils），并尽可能远离信号迹线（例如，VRRREG、REG_OUT、MDI0+/-、MDI1+/-

仲南音·2023-10-08 05:02

【Linux系统满足产品实时性需求】

一、背景：应用实时性：应用程序1以固定周期执行实时算法；应用程序2以固定周期，执行串口收发；驱动实时性：驱动sdio接口，实现与FPGA数据交互，实现串口数据收发。

lit_wei·2023-10-08 03:06

PLC与POE结合项目经验案例总结

1、功能介绍PI699E7.3P61C-3产品实现了PLC与POE相结合，通过PLC传输数据的同时为PD设备供电；PLC部分采用BCM60321S+BCM5241，POE控制部分采用MAX5971进行PSE供电控制，PLC数据传输，物理层数据可以达到200Mbps，POE对外部供电48V，功率在15W以内设备均可以使用。2、电路图2.1PLC+POE模块原理图：2.2BCM60321S内部功能模块

小鱼电子·2023-10-08 00:01

HDLbits: Dualedge

FPGA没有双边缘触发触发器，@（posedgeclk或negedgeclk）会报错“FPGA（以及其他任何地方）上的触发器是一个具有一个时钟且仅对该时钟的一个边缘敏感的器件。”

weixin_41004238·2023-10-07 22:15

SQL语句进阶学习五（使用视图和一些项目经验）

SQL语句进阶学习五使用视图1)视图是虚拟的表。将查询的数据封装成一个表格。2)创建视图3)用视图过滤掉不想要的数据4)视图数据的更新使用储存过程1)储存过程的作用:储存过程实质是一个函数，为将一条或多条select语句封装成一个函数，以便于后期的使用。2)创建储存过程和使用1.无变量名储存过程的创建使用A.无变量名创建储存过程B.使用无变量名的储存过程2.有变量名储存过程的创建和使用A.创建有变

草坪头·2023-10-07 18:22

交通信号灯控制器C语言代码,交通信号灯控制器代码及说明.doc

PAGEPAGE3课程设计报告课程名称：FPGA现代数字系统设计设计名称：交通信号灯控制器姓名：***学号:2010000379专业：通信指导教师：***起止日期：2010.12.25-2011.1.9

网管实验室·2023-10-07 16:05

STM32 10个工程篇：1.IAP远程升级（五）

嵌入式ARM、DSP、FPGA、PCB的付费教程很多，可以说看起来市面似乎真的不缺教程，

青青豌豆·2023-10-07 15:10

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