亚稳态

数字系统中的亚稳态及其解决办法

应用背景 1.1         亚稳态发生原因       在FPGA
·2015-11-07 10:20

亚稳态和毛刺 - Metastability and Hazard(CN)

根本原因是多方面的，但是不难发现亚稳态和毛刺的影子。 幸运的是，这些问题难以定位但容易在设计中避免，只需我们在设计中稍加关注即可避免。任何一个成熟的团队
·2015-11-06 07:28

异步复位、同步释放

在深入探讨亚稳态这个概念之前，特权同学也并没有对所谓的同步复位和异步复位有太多的注意，而在实践中充分感受了亚稳态的危害之后，回过头来细细品味《Verilog HDL设计与验证》一书中关于复位的章节，可谓受益匪浅
·2015-11-01 10:27

信息安全系统设计基础第六周学习总结

如图，钟摆是从稳定-亚稳态-稳定的过程。由于SRAM存储单元的双稳定性，只
20135330张若嘉·2015-10-26 22:00

信息安全系统设计基础第六周学习总结

如图，钟摆是从稳定-亚稳态-稳定的过程。由于SRAM存储单元的双稳定性，只
20135330张若嘉·2015-10-26 22:00

FPGA异步复位同步释放使用两级D触发器的意义

如图是器件工作时的电压变化，当reset_n在RecoveryTimeCheck+RemovalTimeCheck时间段内发生变化时会产生一个非高非低的信号，称之为亚稳态。
qq_27712865·2015-08-22 13:32

CDC

1.亚稳态的概念说明是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
Baojiang_Gao·2015-06-29 14:47

FPGA基础之异步复位和同步释放电路的详细解释

转载自http://blog.csdn.net/lg2lh/article/details/8488224在有大量异步复位触发器的设计中，假设rst_async_n撤除时发生在clk上升沿，则可能发生亚稳态事件
u011388550·2015-05-11 21:00

跨时钟域处理所用到的同步器

这种设计可以保证后面触发器使用前面触发器的输出时，前面触发器已经退出亚稳态，并且输出已经稳定。设计中要注意将两个触发器放得尽可能近，以确保二者之间有最小的时钟偏差。
Quant_1989·2014-11-05 11:08

异步FIFO的Verilog代码 DCFIFO实现

不过，其中最重要的有两点，一个就是亚稳态，一个就是和亚稳态类似但不相同的——多个控制/状态信号的跨时钟传递。
cuiweitju·2014-09-29 19:48

FPGA状态机跑飞原因分析

原因分析：如果fpga状态跳转正好和在判断条件跳转信号边沿的话就会跑飞， 就是跳转条件边缘不明确if条件如果是一个不明确状态，就比较容易跑飞，即亚稳态解决措施：对异步信号（不明确状态）用状态机的跳转时钟同步一下
lg2lh·2014-04-22 15:00

跨时钟域设计

1.亚稳态的概念说明是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
lifan_3a·2014-04-04 15:00

二级D触发器应用于同步器，减少亚稳态

首先，我想说理论与实际是有差距的，理论上在数字电路上的触发器都是稳态的，要么为0，要么为1，因此理论上说一级同步就够了，可实际上，除了高电平和低电平，同步器在建立时间或保持时间得不到满足的情况下，会进入亚稳态
stephenkung1·2014-03-17 20:00

setup time & hold time

如果不满足建立和保持时间的话，那么DFF（Dtypeflip-flop/D类型触发器）将不能正确地采样到数据，将会出现亚稳态(metastability)的情况。
skywalker_leo·2013-12-19 16:00

亚稳态

当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
lihaichuan·2013-09-28 21:52

亚稳态

当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
lihaichuan·2013-09-28 21:52

亚稳态

对setuptime以及holdontime，以及亚稳态的时序有详细的介绍。
gtatcs·2013-05-16 17:27

FPGA基础之异步复位和同步释放电路的详细解释

假设rst_async_n撤除时发生在clk上升沿，如果如下电路则可能发生亚稳态事件。如图第一个方框内是异步复位和同步释放电路。有两个D触发器构成。
lg2lh·2013-01-13 13:00

关于亚稳态和异步FIFO的设计

   所谓的亚稳态是指触发器的输入端在建立时间和保持时间窗口内不能保持稳定，而造成输出端不能稳定的settle到高电平或低电平的情况，并且从进入亚稳态到稳定的settle到某一电平的时间（称为resolutiontime
KSCHOW·2011-03-27 13:00

Stateflow中转换多个事件触发的状态机HDL生成代码

介绍一例给跳沿事件触发给位电平输入的实例~~~SimulinkHDLCoder不支持多事件触发的FSM生成HDL~~~  如果不在环路中或者环路允许的话，可以在跳沿检测电路前加入一级或多级缓冲，可以防止亚稳态的
mccrocodile·2011-03-16 13:00

建立时间 保持时间

数据相对于另一信号在时间上的提前量,以保证在另一信号有效时地址/数据是稳定的;地址/数据保持时间就是地址/数据相对于另一信号在时间上的滞后量,以保证在另一信号无效时地址/数据是不变的 建立时间和保持时间和亚稳态之类一直都是概念类题的经典
fengtao612·2009-01-16 14:00

数字电路设计中的亚稳态及其解决方法

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
zhongrg·2007-10-22 12:00

几个有关FPGA的概念(http://www.mcu123.com/news/Article/fpga/FPGA/200607/12.html)

他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了技术方面1/3的要求，另外的2/3是什么，我就说不清楚了。
zhongrg·2007-10-22 09:00

异步FIFO及FPGA设计

关键词：异步电路FIFO亚稳态格雷码1异步FIFO介绍在现代的集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟。多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。
zhongrg·2007-09-28 14:00
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