亚稳态

AI芯片面试总结

计算机体系结构---量化研究方法；计算机组成与设计---软硬件接口；deeplearning深度学习；python；CMOS数字集成电路面试中可能会遇到的知识点建立保持时间/亚稳态如何产生及解决/竞争冒险产生及解决
战斗机上的飞行员·2019-08-26 09:38

脉冲同步器

由于信号在不同时钟域之间传输，容易发生亚稳态的问题导致，不同时钟域之间得到的信号不同。处理亚稳态常用打两拍的处理方法。多时钟域的处理方法很多，最有效的方法异步fifo,具
Mr.zhang_FPGA·2019-08-19 09:43

信号跨时钟域

简单说下两级寄存器的原理：两级寄存是一级寄存的平方，两级并不能完全消除亚稳态危害，但是提高了可靠性减少其发生概率。
工作使我快乐·2019-08-02 16:34

FPGA中亚稳态的产生机理及其消除办法

亚稳态的概念亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
enjoyit520·2019-07-09 23:36

数字IC设计——跨时钟域同步

跨时钟域同步的核心是要解决不同时钟域之间所产生的亚稳态问题。跨时钟域同步分为多bit同步和单bit同步。
沧海一升·2019-03-19 10:48

跨时钟域信号处理--Verilog单比特信号

因为要解决亚稳态的问题。2.亚稳态触发器的建立时间和保
king阿金·2019-03-16 16:31

Snowflake to Avalanche：一种新型的亚稳态共识协议族

共识协议的发展分布式网络系统在处理交易或者是存储数据时，最重要的一点就是网络中的节点对共识结果的达成。图灵奖的牛人LeslieLamport早在1982年发表了“TheByzantineGenerals'Problem”，提出了在分布式网络不可信任的环境下在达成共识，得需要三分之二的节点达成共识才能保障系统的可用。而后Leslie提出了经典共识协议来提高整个网络的交易速度，这在当时有着跨时代的意义
hebeind100·2018-10-10 20:15

Snowflake to Avalanche：一种新型的亚稳态共识协议族

阅读更多共识协议的发展分布式网络系统在处理交易或者是存储数据时，最重要的一点就是网络中的节点对共识结果的达成。图灵奖的牛人LeslieLamport早在1982年发表了“TheByzantineGenerals'Problem”，提出了在分布式网络不可信任的环境下在达成共识，得需要三分之二的节点达成共识才能保障系统的可用。而后Leslie提出了经典共识协议来提高整个网络的交易速度，这在当时有着跨时
aoyouzi·2018-10-10 20:00

关于亚稳态的总结

1.什么是亚稳态？亚稳态是违背了触发器的建立和保持时间而产生的。设计中任何触发器都有特定的建立和保持时间，在时钟上升沿前后的这段时间窗口内，数据输入信号必须保持稳定。
饿了吃豆芽儿·2018-09-19 11:41

FPGA跨时钟域的处理方法

如下图所示当时钟不匹配时，就要进行同步化，否则就可能出现亚稳态，从而造成整个设计不稳定。
emperor_strange·2018-09-07 14:26

基于FPGA的UART数据串口通信

由于数据传输的时间与FPGA的时钟信号不一定同步，可能产生亚稳态，所以要将传来的信号进行握手延时。最终实现信号同步。rx_data_2与rx_data_3即为延时信号。
Headogerz·2018-08-17 10:40

vivado xdc约束基础知识19：vivado时序约束设置向导中参数配置五（FPGA中亚稳态——让你无处可逃）

1.应用背景1.1亚稳态发生原因在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recoverytime）不满足，就可能产生亚稳态
Times_poem·2018-07-26 13:56

Verilog基础知识（亚稳态和跨时钟域的同步电路）

亚稳态锁存器出现亚稳态（1）在其中一个输入端输入的脉冲太短。（2）两个端口输入同时有效，或两输入有效相差足够短。（3）在使能输入的边缘处，输入信号不稳定。
maxwell2ic·2018-07-16 11:49

CDC个人总结

亚稳态CDC问题，什么是异步信号，什么是跨时钟域？CDC会遇到的问题：亚稳态的解决方法：两级触发器，DoubleFF。
fgupupup·2018-06-26 14:50

关于FPGA异步信号处理的一点理解

一个基本的共识是单bit异步信号采用多级同步寄存器进行同步，该方法并不能完全消除亚稳态，当然对于一般的设计而言，该方法的MTBF（平均无故障运行时间）已是足够；对于多bit异步信号，则建议采用异步FIFO
neufeifatonju·2018-05-18 10:44

二进制与格雷码转换verilog实现

依次递增的连续格雷码只有一个比特位不一样，常用于异步FIFO的读写地址跨时钟，进行二进制格雷码间的相互转换以降低亚稳态发生概率，确保异步FIFO的功能正常。
IC小鸽·2018-05-13 09:19

跨时钟域分析——单比特信号同步

流程如下图所示：两级寄存器的原理：两级寄存是一级寄存的平方，两级并不能完全消除亚稳态危害，但是提高了可靠性减少其发生概率。总的来讲，就是一级概率很大，三级改善不大。
dongdongnihao_·2018-04-09 23:20

异步复位，同步释放

49281713什么情况下复位信号需要做异步复位同步释放处理异步复位同步释放原理利用前面两级触发器实现特点问题1如果没有前面两级触发器的处理异步信号直接驱动系统的触发器会出现什么情况问题2复位信号存在亚稳态有危险吗问题
ver_Blues·2018-04-04 15:58

跨时钟设计000-----整体介绍

1、单bit信号1)电平信号：采用两级寄存器同步，7nm工艺常用三级同步寄存器同步2/3级同步器采用定制的寄存器模块，寄存器之间的延时很低，有效降低了亚稳态传播概率。
IC小鸽·2018-03-28 21:55

触发器的建立时间和保持时间和亚稳态的理解

建立时间（Tsu：setuptime）：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入触发器，Tsu就是指这个最小的稳定时间。保持时间（Th：holdtime）：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被稳定的打入触发器，Th就是指这个最小的保持时间。拿个具体例子来说：时钟周期为T,
dongdongnihao_·2018-03-17 11:06

FPGA——我们到底要怎么搭复位电路

第一次看特权同学写的亚稳态的问题时，说实话，真的没有看懂。以前就是一直用的异步复位，同时也没有遇到过这样的问题。
216549856·2018-02-06 17:05

Arxiv网络科学论文摘要12篇(2018-01-18)

一个错误信息和事实检查模型中的网络隔离;集体大脑的节奏：在连接的群体中进行亚稳态同步和跨尺度的相互作用;弱图上的相互作用信念控制策略;使用社会网络进行盲去匿名攻击;白鲸或蓝鲸，鲸鱼进行了复仇：对蓝鲸挑战的社交媒体分析
ComplexLY·2018-01-18 10:10

FPGA中三种同步设计比较

在FPGA中，信号同步处理是解决亚稳态问题的常见处理方式，常见的同步设计方案有以下三种一、同步方案一1、verilog代码2、仿真2.1信号周期大于时钟周期2.2信号周期小于时钟周期分析：该同步电路设计简单
CLGo·2017-11-22 15:58

亚稳态以及测试逻辑实现

因为在同步系统中，输入信号总是满足寄存器的建立保持时间要求，所以不会发生亚稳态。但是在实际的工程设计中，不可避免地在电路设计时引入异步设计，对于异步系统，
田庚.Bing·2017-08-30 17:37

跨时钟域的同步问题

，简短的讲解：http://dengkanwen.com/238.htmlCDC的问题来源：不同CLKdomian间要完成信息交互（控制和数据），一般来讲，只是将讲个寄存器接上就可以了，但是这样会导致亚稳态
better_xiaoxuan·2017-07-31 12:37

数字电路中的亚稳态产生原因和处理方法

最近在异步FIFO设计中，遇到了对跨时钟信号的同步处理，主要是为了降低亚稳态出现的概率。因此这篇文章主要讲一下亚稳态出现原因以及处理办法。
IamSarah·2017-07-27 22:50

数字电路中的时序分析(一）

最近在设计中遇到了亚稳态情况的处理，因此又回头去看了一下数字电路中的时序分析，本篇文章主要讲的就是数字电路中的时序分析。延时可以分成两大类：一类是门延时；另一类的是D触发器的延时。
IamSarah·2017-07-27 10:22

IC设计基础系列之CDC篇9：跨时钟域信号传输（一）——控制信号篇

来自：http://www.cnblogs.com/IClearner/p/6485389.html最近我整理了一下跨时钟域设计的一些知识，一方面这与亚稳态有关系，承接前面讲到的内容，一方面当做复习吧。
Times_poem·2017-06-11 19:00

IC设计基础系列之CDC篇8：亚稳态与多时钟切换

/6475943.html前面的博文聊到了触发器的建立时间和保持时间：http://www.cnblogs.com/IClearner/p/6443539.html  那么今天我们来聊聊与触发器有关的亚稳态已经多时钟系统中的时钟切换
Times_poem·2017-06-11 19:00

IC设计基础系列之CDC篇4：跨时钟域信号如何处理（来自百度经验）

article/ce09321b5aab652bfe858f54.html无论是数据通讯领域还是IC设计领域（包括FPGA设计，ASIC设计），跨时钟域的信号都是相当难处理的，如果处理不好电路可能进入亚稳态状态
Times_poem·2017-06-11 18:00

异构计算 总结

/转自知乎前一阵子面试百度被刷，来写下百度异构计算硬件工程师的面试题一、跨时钟域处理（亚稳态）有哪些方法。
niefengNF·2017-04-27 23:15

FPGA逻辑D触发器

文章转载自http://blog.chinaaet.com/yuwoo/p/5100017267D触发器主要内容D触发器：原理图、代码、时序图D触发器：建立/保持时间D触发器（亚稳态）①：在时钟上升沿时
SHABIAO·2017-04-12 11:22

跨时钟域信号传输（一）——控制信号篇

最近我整理了一下跨时钟域设计的一些知识，一方面这与亚稳态有关系，承接前面讲到的内容，一方面当做复习吧。
chen20177·2017-03-01 18:40

[转]触发器-锁存器-亚稳态

0锁存器1）电平触发。当使能信号（也可以认为是时钟信号，只不过高电平与低电平时间不完全相等）有效时，输出随输入变化而变化，无效时，锁存住，输出不会随之而变。2）锁存器也称为透明锁存器，即不锁存时，输出与输入始终一致，此时，输出对于输入而言是透明的。3）优点：面积小。因为门电路是构建组合逻辑电路的基础，而锁存器和触发器是构建时序逻辑电路的基础。门电路是由晶体管构成的，锁存器是由门电路构成的，而触发器
时行居正·2016-10-15 18:29

FPGA器件中的亚稳态

介绍亚稳态只出现在异步系统中，同步系统总是符合时序要求。分析亚稳态并不一定会引起系统补课预测的性能表现，如果等待时间足够，触发器达到一个稳定状态，亚稳态不会影响系统性能。
Hu_Yang_BUAA·2016-09-03 23:11

异步信号同步和边沿检测

异步信号的同步化异步信号同步化的目的就是在于消除可能存在的亚稳态至于什么是异步信号同步化,请自行google…这里直接通过两级寄存器对异步信号处理实现同步化regrx_1,rx_2;always@(posedgeclkornegedgerst_n
请叫我小怪物·2016-08-09 14:08

关于亚稳态及其处理方法

在数字电路设计中，触发器的时钟上升沿的前后一段时间内要求触发器的数据保持稳定，否则会产生亚稳态。如下图所示，data1在该时间段内发生了变化故而可能产生亚稳态。
bibbyever1990·2016-08-08 15:45

FPGA基础知识13(二级D触发器应用于同步器，减少亚稳态)

需求说明：IC设计基础内容：第一部分关于两级D触发器减小亚稳态的原因第二部分关于亚稳态的讨论来自：时间的诗原文：http://blog.csdn.net/verylogic/article/details
Times_poem·2016-07-09 14:36

FPGA基础知识13(二级D触发器应用于同步器，减少亚稳态)

需求说明：IC设计基础内容   ：第一部分关于两级D触发器减小亚稳态的原因         第二部分关于亚稳态的讨论来自   ：时间的诗原文：http://blog.csdn.net/verylogic
Times_poem·2016-07-09 14:00

亚稳态

1.1亚稳态发生原因在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recoverytime）不满足，就可能产生亚稳态，此时触发器输出端
wtt_1988·2016-03-14 16:58

亚稳态-竺清儿-ChinaUnix博客

 来源：http://blog.chinaunix.net/uid-25553717-id-3286143.html#0-hi-1-45226-89fdc647f52c5196c0d5da60d38d89ea
farbeyond·2016-02-20 11:00

FPGA内部动态可重置PLL讲解（二）

 对于全局时钟的管理，涉及到关于亚稳态的知识，大家可以上网搜索相关资料，这里不再赘述。
raymon_tec·2016-01-22 16:00

FPGA面试宝典

他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了技术方面1/3的要求，另外的2/3是什么，我就说不清楚了。
·2015-11-12 21:23

复位与亚稳态

　1.PLL电路复位和亚稳态　 　　亚稳态对于一个寄存器的影响相对来说是比较小的，但是对于诸如总线式的寄存器受到亚稳态的影响就比较大了，搞不好是致命的打击。 　　
·2015-11-12 17:12

时钟使能电路的设计

故此推荐采用使用时钟使能的方法，通过使用时钟使能可以避免时钟“满天飞”的情况，进而避免了不必要的亚稳态发生，在降低设计复杂度的同时也提高了设计的可靠性。 　　我
·2015-11-12 17:02

FPGA学习笔记

科夫曼 为了不被淘汰，从现在起我们不得不做两件事： 掌握那些永远不会过期的技能，其中包括物理知识（数字电路设计中的模拟技术、传输线理论、能量守恒理论、天线理论和电源管理理论）和诸如同步、亚稳态和传输时延的设计概念
·2015-11-11 18:28

多时钟域数据同步

对于不同的时钟域要传递数据的话，需要采用一定的手段，来防止数据传递时产生亚稳态等问题 1、慢时钟域向快时钟域传递数据 module low2fast(clk,reset,asyn_in,syn_out
·2015-11-11 16:57

亚稳态分析

[转]亚稳态分析 发布时间：2011-05-12 19:56:15 技术类别：CPLD/FPGA    1，简介 这篇文章是我对电子设计中，亚稳态问题的一种分析和总结
·2015-11-11 05:12

FPGA跨时钟域同步，亚稳态等

我不是半导体/ASIC/FPGA 领域的，对跨时钟域，MTBF等了解的很少。 有时候看到个问题，就会想这个问题，解决这个问题。 或许大家可以先看看 新思科技的 《跨时钟域信号同步的IP解决方案》 一文。 http://www.synopsys.com.cn/information/white-paper/ip 另外还有一篇 《ASIC中的异步时序设计》 http://wenku.baid
·2015-11-10 21:40

数字系统中的亚稳态及其解决办法

应用背景 1.1         亚稳态发生原因       在FPGA
·2015-11-07 10:20
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