FP

FPGA verliog语言学习日志

它广泛应用于数字电路的设计和验证，特别是在FPGA（现场可编程门阵列）和ASIC（应用特定集成电路）的开发中。
藏进云的褶皱·2025-06-21 02:34

FPGA基础 -- Verilog语言要素之标识符

一、什么是标识符（Identifier）在Verilog中，标识符是用户定义的名字，用于标识模块、变量、端口、函数、任务、参数、宏定义等各种语言要素。就像C语言的变量名、函数名一样，Verilog中的标识符为HDL代码提供了可读性与结构组织的能力。二、Verilog标识符的定义规则（IEEEStd1364/1800）1.普通标识符（不带转义字符）必须以字母（az,AZ）或下划线_开头后续字符可以是
sz66cm·2025-06-21 02:02

Python之禅 The Zen of Python

所谓心法就是TheZenofPython。
里探·2025-06-20 23:43

【Spark征服之路-2.8-Spark-Core编程（四）】

Key-Value类型：17.partitionBy➢函数签名defpartitionBy(partitioner:Partitioner):RDD[(K,V)]➢函数说明将数据按照指定Partitioner
qq_46394486·2025-06-20 23:39

数独游戏代码

importrandomimporttkinterastkfromtkinterimportmessagebox,ttk#新增ttk导入defprint_board(board):#保留原有逻辑用于调试
钰清雅·2025-06-20 22:35

人工智能混合编程实践：Python ONNX FP16加速进行图像超分重建

人工智能混合编程实践：PythonONNXFP16加速进行图像超分重建前言相关介绍Python简介ONNX简介图像超分辨率重建简介应用场景前提条件实验环境项目结构使用PythonONNXFP16加速进行图像超分重建
FriendshipT·2025-06-20 22:32

用Zynq实现脉冲多普勒雷达信号处理：架构、算法与实现详解

本文将深入探讨如何利用XilinxZynqSoC（FPGA+ARM）平台高效实现PD雷达的信号处理链，涵盖理论基础、系统架构设计、关键算法实现及优化策略。一、脉冲多普勒雷达基础原
神经网络15044·2025-06-20 21:53

ORM 越方便，数据库越慢？顶会论文列举九大反模式

编者注：原论文《Hownottostructureyourdatabase-backedwebapplications:astudyofperformancebugsinthewild》，发表于ICSE
·2025-06-20 18:47

ZYNQ学习记录FPGA(五)高频信号中的亚稳态问题

一、亚稳态概述：1.1触发器在讲解亚稳态前，先介绍一下亚稳态的源头——触发器。1.1.1基本概念在数字电路里，触发器（Flip-Flop）是一种存储元件，常用于同步电路中存储二进制数据。它是由逻辑门（如与门、或门、非门）构成的时序电路，能够根据时钟信号的变化来存储和改变其输出状态。触发器分为D触发器（DataFlip-Flop）、T触发器（ToggleFlip-Flop）、JK触发器和SR触发器（
DQI-king·2025-06-20 17:29

[AXI] AXI Data Width Converter

它通过内部打包、解包和缓冲机制，确保跨宽度传输的数据完整性和协议合规性，广泛应用于FPGA和SoC系统设
S＆Z3463·2025-06-20 17:27

总结FPGA一些知识点

阻塞赋值与非阻塞赋值4.同步复位，异步复位，同步复位异步释放同步复位：异步复位：异步复位同步释放：5.FIFO6.建立时间与保持时间7.时钟抖动与时钟偏移8.锁存器与触发器9.Moore与Meeley状态机10.FPGA
·2025-06-20 16:55

意法STM32F103C8T6 单片机ARM Cortex-M3 国民MCU 电机控制到物联网专用

STM32F103C8T6单片机全面解析1.产品定位STM32F103C8T6是意法半导体（ST）推出的经典ARMCortex-M3内核单片机，采用LQFP48封装，以高性能、丰富外设和超高性价比成为嵌入式开发领域的
深圳市尚想信息技术有限公司·2025-06-20 15:48

在Flask 请求线程中激活任务栏中的程序，并最大化，根据进程名称传递参数

Flask(__name__)defget_window_by_process(process_name):forprocinpsutil.process_iter(['pid','name']):ifproc.i
CATTLECODE·2025-06-20 15:15

直播预告 | KWDB 时序引擎能力大揭秘！

直播预约链接https://mp.weixin.qq.com/s/yzoMFpDb0HFaitNyobzLMA
·2025-06-20 15:12

《FPGA开发-1-verilog基本语法》

FPGA一般由verilog和VHDL语言开发，但由于verilog与C语言语法相像，更容易让初学者快速掌握这门语言，于是在应用宽度方面是verilog更胜一筹，但VHDL最初是用于军方产品的开发语言，
livercy·2025-06-20 09:29

FPGA基础 -- Verilog函数

Verilog函数（function）目标：让具备一般RTL经验的工程师，系统掌握Verilog函数的语法、约束、可综合写法以及在实际项目中的高效用法，为后续SystemVerilog及HLS设计奠定基础。1为什么要用函数？设计痛点函数带来的价值重复逻辑：CRC、Parity、优先编码等往往在多个模块出现将共用运算封装为函数，避免复制粘贴，减少Bug概率可读性差：长表达式嵌套写在连线或always
sz66cm·2025-06-20 09:58

FPGA基础 -- Verilog 概率分布函数

Verilog概率分布函数（PDF,ProbabilityDistributionFunction）。一、引言：Verilog语言中的概率建模场景虽然VerilogHDL本身是一种确定性的硬件描述语言，但在仿真验证环境中（尤其是testbench设计中），我们经常需要引入随机性：模拟信号的随机抖动随机输入测试样本（Fuzz测试、随机码流）建立蒙特卡洛模拟（MonteCarlo）功能覆盖率分析中生成
sz66cm·2025-06-20 09:58

FPGA基础 -- Verilog 禁止语句

关于Verilog中“禁止语句”的详细培训讲解**，结合可综合设计与仿真行为的角度，深入讲解Verilog中的“禁止类语句”（即综合时应避免或仅用于仿真的语句）：一、Verilog中的“禁止语句”概念所谓“禁止语句”（或说非综合语句），是指不能被综合工具（如Vivado、Quartus、Synplify）综合到门级电路中，仅用于仿真或调试目的的语法结构。使用这些语句不会被转换为实际的逻辑门或触发器
·2025-06-20 08:25

唯创知音旗下有哪些语音芯片型号

以下是其旗下主流语音芯片型号及技术特点的详细分类：一、OTP一次性语音芯片(低成本量产首选)WTN系列代表型号：WTN6170-8S、WTN6040FP-14S、WTN6096核心特性：采用OTP工艺，
唯创知音·2025-06-20 08:54

流媒体之LL-HLS 低延时HLS协议

文章目录1背景2LL-HLS协议2.1部分分段（PartialSegments）2.2播放列表增量更新（PlaylistDeltaUpdates）2.3阻止播放列表重新加载（BlockingofPlaylistReloads
艾浅觅·2025-06-20 07:15

.NET 9 MAUI News

supportwhichdeliversamoreresponsiveandconsistentexperienceforglobalapplications.GrialUIKitbyUXDiversisacollectionofpre-designeduserinterfacecompon
SEO-狼术·2025-06-19 21:07

[paper] Look Into Person

Self-supervisedStructure-sensitiveLearningandANewBenchmarkforHumanParsingPaper:http://www.linliang.net/files/CVPR17_LIP.pdfProject
AlgoComp·2025-06-19 20:03

FPGA基础 -- Verilog 结构建模之模块实例引用语句

Verilog结构建模中的“模块实例引用语句（ModuleInstantiation）”，包括语法规则、实例化方式、实例参数配置（parameter）、多实例管理、跨文件引用、顶层集成策略等方面，帮助你在实际FPGA
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 结构建模之未连接的端口

Verilog中结构建模时未连接的端口（UnconnectedPorts），包括：什么是未连接端口如何显式地忽略端口连接实际使用场景工具综合与仿真中的注意事项未连接端口的工程规范建议一、什么是“未连接的端口”？当你例化一个模块时，如果某个端口并不需要使用（例如该模块的调试接口、保留接口、未启用通道），你可以选择不连接这个端口。✅二、未连接端口的写法1.命名连接.port()空写法（推荐）my_mo
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 结构建模之端口

Verilog结构建模中端口的由浅入深培训讲解，适合从初学者到工程实践者逐步理解使用Verilog的结构化设计思想中的“端口声明与连接”。一、什么是结构建模？Verilog的三种建模方式包括：行为建模（BehavioralModeling）数据流建模（DataflowModeling）结构建模（StructuralModeling）其中：✅结构建模：更接近电路原理图的写法，将电路划分为多个子模块，
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog行为建模之循环语句

行为级建模（BehavioralModeling）是VerilogHDL中最接近软件编程语言的一种描述方式，适用于功能建模和仿真建模的初期阶段。在行为级中，循环语句（loopstatements）是常见且重要的控制结构，用于重复执行一段操作。我们从浅到深系统讲解Verilog中的行为级建模循环语句，分为以下几个层次：一、基础循环语句类型总览Verilog提供了以下几种循环语句：语句类型说明repe
sz66cm·2025-06-19 19:55

FPGA基础 -- Verilog 数据流建模

一、数据流建模概念简介（初级）1.什么是数据流建模？数据流建模是一种使用并行赋值语句（assign）来表达布尔逻辑或组合逻辑行为的建模方式。它强调信号之间的逻辑数据依赖关系，而不明确指定信号何时更新（不使用时钟）。特点：面向组合逻辑，不依赖时钟；高度抽象，更关注表达式而非行为顺序；使用assign语句进行建模。2.基础语法assigny=a&b;assignz=(a|b)&c;上面两个assign
·2025-06-19 19:25

FPGA基础 -- Verilog 数据流建模之幅值比较器

一、什么是幅值比较器（MagnitudeComparator）？幅值比较器用于比较两个数的大小关系，输出三种可能的状态：A>BA==BABeq:A==Blt:A、B);assigneq=(A==B);assignlt=(AB);assigneq=(A==B);assignlt=(Athreshold);流水线排序比较器assignswap=(a>b);assignmax=swap?a:b;assi
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog行为级建模之initial语句

Verilog中的initial语句块，这是行为级建模与testbench构建中非常关键的结构之一。一、什么是initial语句块？✅定义：initial是Verilog中用于在仿真开始时只执行一次的过程性语句块。它在时间0（仿真启动）执行，并按照代码顺序执行，适用于仿真环境中的激励产生、初始化赋值、时序控制等任务。二、基本语法与用法initialbegina=0;b=1;#10a=1;//10n
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 行为级建模之过程性结构

Verilog中的“过程性结构（ProceduralConstructs）”**，这是行为级建模的核心内容之一。一、什么是过程性结构（ProceduralConstructs）过程性结构是Verilog中用来描述“按顺序执行”的语句块，通常出现在always或initial块中。与数据流建模（assign）的并行逻辑不同，过程性结构是一种顺序执行的行为描述方式，更贴近软件语言中的过程控制逻辑。二、
sz66cm·2025-06-19 19:49

《从零掌握MIPI CSI-2: 协议精解与FPGA摄像头开发实战》-- 实战基于CSI2 Rx 构建高性能摄像头输入系统

CSI2RxFPGA开发实战：构建高性能摄像头输入系统引言：FPGA在视觉处理中的独特优势FPGA凭借其并行处理能力和硬件级可定制性，已成为实时图像处理的理想平台。
GateWorld·2025-06-19 12:30

文件IO流

IO使用函数标准IO文件IO(低级IO)打开fopen,freopen,fdopenopen关闭fcloseclose读getc,fgetc,getchar,fgets,gets,freadprintffprintfread
qq_2592972473·2025-06-19 06:20

FP16 混合精度在移动端 NPU 上的支持与性能压榨路径：架构差异 × 模型兼容 × 工程落地全解析

FP16混合精度在移动端NPU上的支持与性能压榨路径：架构差异×模型兼容×工程落地全解析关键词FP16、混合精度、移动端NPU、国产芯片、TensorFlowLite、NNAPI、模型压缩、图优化、精度漂移
观熵·2025-06-19 02:22

python win32转pdf 横版竖版_python word转pdf代码实例

fromwin32com.clientimportgencachefromwin32com.clientimportconstants,gencachedefcreatePdf(wordPath,pdfPath
衣阿华·2025-06-19 02:21

python win32转pdf 横版竖版_Python实现doc转化pdf

Python实现doc转化pdfpython源码实现doc转化pdf#-*-coding:utf-8-*-#doc2pdf.py:pythonscripttoconvertdoctopdfwithbookmarks
weixin_39631899·2025-06-19 02:21

Ubuntu18.04基于Docker和Pycharm搭建Tensorflow-gpu训练环境

installandstartpycharm:downloadpycharmfrom:https://www.jetbrains.com/pycharm/download/#section=linux$tar-zxvfpycharm-profess
城俊BLOG·2025-06-19 01:12

文献解读-病理影像多模态模型预测乳腺癌新辅助化疗的病理完全反应

首都医科大学宣武医院放射科卢洁教授团队近日（2025年5月）在中科院1区top期刊《SciAdv》（IF=11.7）上发表研究“Amultimodalandfullyautomatedsystemforpredictionofpathologicalcompleteresponsetoneo
今天也不想动·2025-06-19 00:37

【学习笔记】Protobuf相关知识

【学习笔记】ProtobufProtocolBuffers（简称Protobuf）是由Google开发的跨平台、高效的数据序列化协议，用于结构化数据的存储和传输。
HaiQinyanAN·2025-06-18 22:58

爱普特APT32F1104C8T6单片机 高抗干扰+硬件加密双保障

爱普特APT32F1104C8T6单片机深度解析1.产品定位APT32F1104C8T6是爱普特半导体（APT）推出的32位高性能经济型单片机，基于ARMCortex-M0内核，采用LQFP48封装，主打高性价比
深圳市尚想信息技术有限公司·2025-06-18 21:49

FPGA基础 -- Verilog语言要素之数组

Verilog是一种用于硬件建模的硬件描述语言（HDL），其数组机制不同于软件语言，须考虑硬件资源映射、综合约束、位宽优化等硬件特性。以下是对Verilog中数据类型的数组使用的全面讲解，分为一维数组、二维数组、memory数组、reg与wire中数组的差异、packed与unpacked数组（SystemVerilog）等方面，并指出综合注意事项与最佳实践。一、Verilog数组的分类1.一维数
sz66cm·2025-06-18 13:55

YOLO chp01-

YOLO的正确姿势：从入门到"真香"的奇妙之旅YOLO系列模型的硬核表现：YOLOv1最先提出单阶段检测+GridCell机制，在物体检测速度层面实现了质的飞跃YOLOv5在TeslaT4上跑出140FPSYOLOv8
speop·2025-06-18 12:15

四通道高速数据采集卡（16bits、PCI Express3.0 x8、250MSps、4GB DDR4）

推荐给大家一款南科复华自主研发N-Linx高性能高速数据采集卡，FPGA芯片是基于XILINX公司的KintexUltrascale系列的XCKU060-2FFVA1156I。
·2025-06-18 10:59

嘉立创制作STM32最小系统板的完整流程

创建工程打开立创EDA（网页版/客户端）→新建工程→命名（如STM32F103C8T6_MinimalSystem）2.核心元件选型与放置元件类型型号/参数数量封装注意点MCUSTM32F103C8T61LQFP48
、我是男生。·2025-06-18 09:53

自然语言处理(NLP)核心技术：从词嵌入到Transformer

importreimportnltkfromnltk.corpusimportstopwordsfromnltk.stemimportPorterStemmer,WordNetLemmatizernltk.download('punkt')nltk.download('stopwords')nltk.download('wordnet')defprepr
软考和人工智能学堂·2025-06-17 23:21

YOLO进化史：从v1到v12的注意力革命 —— 实时检测的“快”与“准”如何兼得？

7×7网格+30维向量输出，实现45FPS实时检测，但小目标漏检严重。
摘取一颗天上星️·2025-06-17 23:49

【web js逆向分析易盾滑块fp参数】逆向分析网易易盾滑块的 fp 参数，仅供学习交流

文章日期：2025.2.4使用工具：Node.js本章知识：分析易盾滑块的fp参数生成version：2.28.0v：v1.1文章难度：简单文章全程已做去敏处理！！！
小木_.·2025-06-17 20:01

Python之禅：藏在代码中的哲学与彩蛋

这篇博客将带你深入解读《Python之禅》（TheZenofPython），探索背后的故事，以及它对编程实践的启示。一、`importthis`：一段隐藏的诗在Pyth
郝学胜@无限畅想大公司·2025-06-17 17:39

FreeRTOS任务切换,现场保护(M3,M4内核)

保存现场下图为三种切换现场的情况(现场就是寄存器存储值):(1).经典的main函数中调用fun1函数,现场的保存:绿色部分为切换到fun1函数时保存的main函数的现场,SP和FP被保存说明fun1中用到了栈
想当钓鱼佬·2025-06-17 17:07

探索地图新维度：使用tiles-to-tiff轻松整合XYZ瓦片为GeoTIFF影像

探索地图新维度：使用tiles-to-tiff轻松整合XYZ瓦片为GeoTIFF影像tiles-to-tiffPythonscriptforconvertingXYZrastertilesforslippymapstoageoreferencedTIFFimage
金畏战Goddard·2025-06-17 16:31

XS9922D芯昇CHIPUP，爱芯元智，2路AHD模拟芯片

XS9922D芯昇CHIPUP，爱芯元智，2路AHD模拟芯片输入2通道AHD模拟视频输出BT.656*2/BT.1120*1视频协议AHD/CVI/TVI/CVBS视频分辨率2K@25/30fps1080P
AUTO_15075675965·2025-06-17 12:32
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