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SAR ADC 的DAC 参考的选择逻辑

直观感受需要满足下面几个点1）要满足SARADC的比较原理，对于单端要满足单端输入信号第一次跟1/2*(Vrefp+Vrefn),第二次跟1/4*(Vrefp+Vrefn)或3/4*(Vrefp+Vrefn

芯辰则吉--模拟芯片·2025-05-24 09:35

数字FPGA开发方向，该如何做好职业规划？

近年来，随着国产化浪潮和AI、边缘计算等新兴应用的兴起，FPGA行业热度持续上升，越来越多的工程师转向FPGA方向发展。我们也发现有不少同学对职业规划非常迷茫。

IC与FPGA设计·2025-05-24 06:16

基于RFSOC47DR FPGA的基带信号处理板(RFSOC_V30)

1、简介RFSOC数模混合信号处理卡，采用XilinxZYNQUltraScale+RFSoC27DR或47DR，实现了8路ADC和8路DAC端口，并支持外部同源参考时钟。对外J30J上支持27路双向GPIO、2组RS422、1组RS485、2组Uart以及1个千兆网口，27DRADC最高采样率4.096GSPS和DAC最高采样率6.5536GSPS；47DR的ADC采样率最高可达5GSPS、DA

VX15600254840·2025-05-24 06:15

基于RFSOC27DR/47DR FPGA的光纤基带信号处理板(RFSOC_V20)

1、简介RFSOC数模混合信号处理卡，采用XilinxZYNQUltraScale+RFSoCZU27DR，实现了8路ADC和8路DAC端口，并支持外部同源参考时钟。对外J30J上支持27路双向GPIO、2组RS422、1组RS485、2组Uart以及1个千兆网口，ADC最高采样率4.096GSPS和DAC最高采样率6.5536GSPS；升级为47DR后，ADC采样率最高可达5GSPS以上，分辨率

VX15600254840·2025-05-24 06:14

使用modelsim进行Verilog仿真（包含testbench编写）

系列文章目录那啥书接上回FPGAverilog入门文章目录系列文章目录前言一、Modelsim工程新建二、Testbench脚本编写三、仿真总结前言上一次在FPGAverilog入门中说到使用quartusII

学术萌新·2025-05-24 06:14

基于 AMDXCVU47P HBM2 FPGA 的 2 路 100G 光纤 PCIe 高性能计算加速卡

基于AMDXCVU47PHBM2FPGA的2路100G光纤PCIe高性能计算加速卡，该高性能计算加速卡是基于PCIeGen3.0x16,全高半长FHHL、单槽宽度、主被动散热方式均支持，硬件接口和封装尺寸完全可以替代

FPGA_ADDA·2025-05-24 06:11

Modelsim的入门使用和Verilog编写

Modelsim的简单工程创建和代码编写和编译仿真：【FPGA】Modelsim的使用方法_modelsim使用教程-CSDN博客Verilog语法和逻辑简单入门：Verilog语法-数字电路教程三态门符号和简称

aloneboyooo·2025-05-24 06:40

基于 ZU49DR FPGA 的无线电射频数据采样转换开发平台核心板

无线电射频数据采样转换开发板及配套开发平台的核心板，该SOM核心板是一个最小系统，包括AMD公司的ZynqUltraScale+RFSOC第3代系列XCZU49DR-2FFVF1760IFPGA、时钟、

FPGA_ADDA·2025-05-24 06:10

Leetcode刷题笔记1 贪心算法part04

int]])->int:iflen(points)==1:return1result=1points.sort(key=lambdax:x[0])foriinrange(1,len(points)):ifpoints

平乐君·2025-05-23 22:52

自学嵌入式 day22 -数据结构栈队列

基础操作：（1）创建LinkStack*CreateLinkStack(){LinkStack*ls=(LinkStack*)malloc(sizeof(LinkStack));if(NULL==ls){fprintf

一梦浮华·2025-05-23 20:36

Python打卡day27

):ifnum<2:returnFalseelifnum==2:returnTrueelse:foriinrange(2,num):ifnum%i==0:returnFalsereturnTruedefprime_nums

weixin_70153780·2025-05-23 16:37

3、FPGA开发流程

开发流程如下：1、需求分析首先明确用户需求，确定需要实现的功能，需要多少资源、I/O口的使用量，接口电平和系统功耗等，在此基础上进行FPGA选型。

zj_xlink·2025-05-23 13:19

DeepSeek源码解构：从MoE架构到MLA的工程化实现

负载均衡损失推导****三、MLA注意力机制：低秩压缩与解耦旋转位置编码****核心代码实现（含数学优化）****数学优化：低秩矩阵乘法的复杂度分析****五、性能优化：混合精度训练与分布式并行****1.FP8

程序边界·2025-05-23 11:36

【FPGA教程案例2】基于vivado核的NCO正弦余弦发生器设计与实现

FPGA教程目录MATLAB教程目录-----------------------------------------------------------------------------------

fpga和matlab·2025-05-23 10:52

C语言：文件复制

=EOF){fputc(c,pFile2);}fclose(pFile1);f

学习使我变快乐·2025-05-23 06:25

动态神经网络(Dynamic NN)在边缘设备的算力分配策略：MoE架构实战分析

边缘计算场景的算力困境在NVIDIAJetsonOrinNX（64TOPSINT8）平台上部署视频分析任务时，开发者面临三重挑战：动态负载波动视频流分辨率从480p到4K实时变化，帧率波动范围20-60FPS

学术猿之吻·2025-05-23 05:52

它和FPGA有什么区别？这篇文章帮你快速了解ZYNQ!

它和FPGA有什么区别？这篇文章帮你快速了解ZYNQ什么是ZYNQ呢？

FPGA工程狮-阿水·2025-05-23 00:18

使用Python创建工厂类

面向接口编程解耦调用方与具体实现支持扩展，减少修改#工厂类测试fromabcimportABC,abstractmethod#定义接口类（基类）classBasePayment(ABC):@abstractmethoddefpay

mutianhao1024·2025-05-22 23:12

【次短路】

P2865[USACO06NOV]RoadblocksG-洛谷AC代码（dijkstra）#include#include#include#includeusingnamespacestd;typedefpairPII

cc,cccc·2025-05-22 21:03

SAR ADC 是选择先置位再比较，还是先比较再置位

先进行置位，再比较（逻辑1）采样阶段：VINP/VINN接入，上下两排cap全接Vrefp：上面一排的采样电荷为：(Vinp-Vrefp)*4C(1)下面一排的采样电荷为：(Vinn-Vrefp)*4C

芯辰则吉--模拟芯片·2025-05-22 21:02

ultrascale和arm区别_ZYNQ UltraScale+ MPSoc FPGA初学笔记

一、ZYNQUltraScale+MPSoc的EG系列Xilin的FPGA芯片主要分为两大类FPGA和SOC系列，FPGA产品就是我们以前比较熟悉的Spartan、Artix、Kintex

weixin_39531582·2025-05-22 16:06

xilinx各芯片产品选型引导手册product selection guide（ FPGA中zynq UltraScale+ MPSOC的概念理解）

一些记不住的基本概念UltraScale：超大规模TRM:TechnicalReferenceManual技术参考手册因为要做这系列芯片的相关项目，但给了芯片型号后需要找到对应的技术手册数据手册来看。然后才发现自己搞不懂xilinx里的各种系列芯片的关系。还好关于这方面的手册一般十多页一个。所以我就都下载下来对比研究了一番。终于搞懂了，之前一直分不清，以为zynq是PS+PL端的SOC总称，所以什

nature_forest·2025-05-22 16:05

FPGA降低功耗研究

FPGA降低功耗研究首先要明白一点：我们的核心目标是在维持性能的前提下，通过工艺、架构、设计方法学和系统级策略的协同优化，降低动态功耗、静态功耗和短路功耗。

霖12·2025-05-22 16:04

STM32自定义printf功能方法

最近在朋友那学到了如何重定义STM32的printf类似函数，在这做下记录：调用C语言库函数文件具体是哪一个我忘记了，都加上吧^_^#include//uartredirectfputc#include

Hello wl·2025-05-22 13:44

利用好浏览器的空闲时间 --- requestIdleCallback

页面流畅与FPS页面是一帧一帧绘制出来的，当每秒绘制的帧数（FPS）达到60时，页面是流畅的，小于这个值时，用户会感觉到卡顿。1s60帧，所以每一帧分到的时间是1000/60≈16ms。

weixin_30278237·2025-05-22 12:40

【Linux下安装proto，以proto 2.6.0为例】

下载wgethttps://github.com/google/protobuf/releases/download/v2.6.1/protobuf-2.6.1.tar.gz安装tar-zxvfprotobuf

简诚·2025-05-22 10:53

FPGA设计需要学什么？

看到不少同学在网上提问FPGA数字设计如何入门，在学习过程中面临着各种各样的问题，比如书本知识艰涩难懂，有知识问题难解决，网络资源少，质量参差不齐。那么FPGA设计到底需要学什么呢？

IC与FPGA设计·2025-05-22 08:11

UE5在C++项目中判断不同平台

可以通过以下方法判断当前运行的平台（如Android、Windows、iOS），并根据平台执行不同的逻辑：方法1：使用预处理器宏（编译时判断）UnrealEngine提供了一系列预定义的宏，可以在代码中直接使用：//示例代码：#ifPLATFORM_WINDOWS

☆平常心☆·2025-05-22 07:32

Vivado程序固化到Flash

在上板调试FPGA时，通常使用JTAG接口下载程序到FPGA芯片中，FPGA本身是基于RAM工艺的器件，因此掉电后会丢失芯片内的程序，需要重新烧写程序。

白码王子小张·2025-05-22 06:55

vivado ROM ip核的使用

FPGA中是有一定的存储资源,常见就是BRAM,本实验通过调用

明天冰雪封山·2025-05-22 05:22

JAVA请求vllm的api服务报错Unsupported upgrade request、 Invalid HTTP request received.

环境：vllm0.8.5java17Qwen3-32B-FP8问题描述：JAVA请求vllm的api服务报错Unsupportedupgraderequest、InvalidHTTPrequestreceived.WARNING

玩人工智能的辣条哥·2025-05-22 05:20

rk3588 多线程异步提高RK3588的NPU占用率，yolov5s目标检测-python摄像头实时检测65fps,c++实时检测120fps

简单说点记录，python要在rk3588安装虚拟环境，首先我们要知道rk3588环境配置：Ubuntu18.04python3.6/7Ubuntu20.04python3.8/9Ubuntu22.04python3.10/11我的板子ubantu22.04所以装python10，,tensorflow2.8.0要单独先下载，转出1.6.0的模型，转的时候要把代码改成rk3588平台，rk3588

ES算法工程师·2025-05-21 23:06

Grial UI Kit 2025.1 adds new RTL Crack

supportwhichdeliversamoreresponsiveandconsistentexperienceforglobalapplications.GrialUIKitbyUXDiversisacollectionofpre-designedu

SEO-狼术·2025-05-21 18:03

小白入门FPGA设计，如何快速学习？

很多刚入门的小伙伴，初次听说FPGA（现场可编程门阵列），脑子里只有一个字：玄！什么“时序逻辑”“Verilog”“Vivado”，仿佛一夜之间掉进了电子黑魔法的深坑。

IC与FPGA设计·2025-05-21 15:47

paddle ocr本地化部署进行文字识别

2.核心特点全场景覆盖：支持云端、边缘端、移动端等多硬件环境，适配CPU、GPU、FPGA等多种芯片。易用性与高效性：提供简洁的AP

隐形喷火龙·2025-05-21 11:45

RK3588 IREE+Vulkan ResNet50推理测试

2.2.1挂载NFS2.2.2安装依赖2.2.3编译`IREE`2.2.4获取驱动及设备信息2.2.5下载推理图片2.2.6生成`onnx`模型转换脚本2.2.7生成运行推理测试脚本2.2.8`CPU-FP32

Hi20240217·2025-05-21 07:24

电压型PWM整流器双闭环矢量控制参数整定FPGA

电压型PWM整流器双闭环矢量控制参数整定FPGA电压型PWM整流器是现代大功率变频技术中广泛采用的一种控制方式。这种控制器通过将输入的交流电转换为直流电，在输出端实现可控的直流电压和电流控制。

CodeWG·2025-05-21 02:23

python提取pdf到电子表格中_提取pdf中的表格到excel或csv中

本文将为您描述提取pdf中的表格到excel或csv中,教程操作方法:importpdfplumberimportpandas#将表格写进csv文件#withpdfplumber.open(r'E:pdf

weixin_39953845·2025-05-20 23:01

到底什么是ASIC和FPGA？

ASIC（ApplicationSpecificIntegratedCircuit，应用特定集成电路）和FPGA（FieldProgrammableGateArray，现场可编程门阵列）都是集成电路（IC

AI_Guru人工智能·2025-05-20 19:05

FPGA 串口_波特率计算

串口收发流程图：程序设定：解析：假设波特率是115200，那么一个数据位的时间长度就是1/115200秒，当时钟频率为50MHz时（一个时钟周期为20ns）,因此要达到一个数据位的时间长度则要（1/115200）s/20ns

芯眼·2025-05-20 19:35

FPGA和ASIC有什么区别？

FPGA（现场可编程门阵列）和ASIC（专用集成电路）是两种不同的集成电路技术，它们在设计、制造、成本、灵活性和应用领域上有着显著的区别：1.设计和制造过程：FPGA：FPGA由通用的逻辑单元组成，这些单元可以通过编程来配置以实现特定的功能

InnoLink_1024·2025-05-20 19:04

【IC】FPGA和ASIC的区别

FPGA（现场可编程门阵列）和ASIC（专用集成电路）是两种不同类型的集成电路，用于不同的应用场景。以下是它们的主要区别：1.可编程性FPGA：FPGA是可编程的。

守月满空山雪照窗·2025-05-20 19:34

ASIC和FPGA，到底应该选择哪个？

ASIC和FPGA各有优缺点。ASIC针对特定需求，具有高性能、低功耗和低成本（在大规模量产时）；但设计周期长、成本高、风险大。

博览鸿蒙·2025-05-20 18:01

【YOLOv12多模态融合改进】| 改进双HS-FPN颈部结构：高级筛选特征融合金字塔，加强不同模态间的细微特征检测

一、本文介绍本文改进双HS-FPN颈部结构，融合YOLOv12中的多模态特征，以优化目标检测网络模型。HS-FPN借助通道注意力机制及独特的多尺度融合策略，有效应对目标尺寸差异及特征稀缺问题。

Limiiiing·2025-05-20 17:55

FPGA入门学习网站汇总【自学FPGA专用】

做点学术清华大学电子系主页FPL——FPGA学术会议官网2023FPGA论文集杨华中学术主页SAT编程githubPUF加密设计学习ISCAS89——基准电路下载网站基准电路说明文章：《基于路径延迟故障序列的硬件木马检测方法

cjjoe01·2025-05-20 16:23

FPGA 学习资料汇总

FPGA学习资料汇总【下载地址】FPGA学习资料汇总这是一个专注于FPGA学习的开源项目，汇集了丰富的学习资料，旨在帮助初学者快速掌握FPGA的核心知识与实践技能。

蒙跃旖·2025-05-20 16:50

【Protobuf】Protobuf协议

Protobuf协议什么是Protobuf一、编写proto文件二、生成协议类三、编码解码3.1编码方法3.2解码方法什么是ProtobufProtobuf是谷歌发布的一套协议格式，它规定了一系列编码和解码方法

Leoh_LL·2025-05-20 15:16

SmartSoftHelp 打造极致的WinForm UI性能革新引擎，打造最流畅最高端最智能的C# 全场景开发辅助工具---深度优化版：SmartSoftHelp DeepCore XSuite

极简极速的流畅界面开发框架核心亮点深度拓展：一、界面流畅度：重构WinForm交互体验的底层逻辑动态渲染优化引擎：采用双缓冲技术+异步渲染队列，彻底解决传统WinForm界面卡顿问题，即使加载10万级数据列表，滚动帧率仍稳定在60FPS

SmartSoftHelp魔法精灵工作室·2025-05-20 14:07

【QT】一个界面中嵌入其它界面（二）

//Page1.h#ifndefPAGE1_H#definePAGE1_H#include#include#includeclassPage1:publicQWidget{Q_OBJECTpub

@Turbo@·2025-05-20 07:57

python多线程之setDaemon和join

不设置线程守护(主线程),默认是不守护主线程的(daemon=False)importthreadingfromthreadingimportcurrentThreaddefput_task():prin

咧咧小侠·2025-05-20 07:51

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