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Linux
FPGA学习指南
FPGA
经典书籍分享
推荐一系列
FPGA
开发方面的书,这些书看完的话对你的
FPGA
技能会有很大的帮助。
light6776
·
2024-01-23 07:31
fpga开发
我的创作纪念日
机缘玩过图像缩放都不好意思说自己玩儿过
FPGA
,这是CSDN某大佬说过的一句话,鄙人深信不疑。。。
攻城狮Wayne
·
2024-01-23 07:00
芯片的设计与验证案例
开源项目
嵌入式开发应用案例
fpga开发
不建Vivado工程,也能看Device视图
不建Vivado工程,也能看Device视图在
FPGA
设计与开发中,Device视图和Package视图发挥着重要的作用。
FPGA的花路
·
2024-01-23 06:28
软件使用
#
Vivado
fpga开发
RV1103与
FPGA
通过MIPI CSI-2实现视频传输,实现网络推流
RV1103与
FPGA
通过MIPICSI-2实现视频传输,实现网络推流。
anhuihbo
·
2024-01-23 06:24
RV1103
FPGA
MIPI
fpga开发
RV1103
MIPI
MIPI
CSI-2
VLC
FPGA
高端项目:Xilinx Zynq7020 系列
FPGA
纯verilog图像缩放工程解决方案 提供3套工程源码和技术支持
目录1、前言版本更新说明给读者的一封信
FPGA
就业高端项目培训计划免责声明2、相关方案推荐我这里已有的
FPGA
图像缩放方案本方案在XilinxKintex7系列
FPGA
上的应用本方案在XilinxArtix7
9527华安
·
2024-01-23 06:52
FPGA图像缩放
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
Zynq7020
图像缩放
双线性插值
图像处理
ZYNQ程序固化
这个过程需要启动引导程序(BootLoader)参与,BootLoader会加载
FPGA
配置文件,以及运行在ARM中的软件应用。
暴风雨中的白杨
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2024-01-23 06:51
zynq
fpga开发
FPGA
之分布式RAM(2)
1)128X1SinglePortDistributedRAM下图中可以看出来,通过2个LUT的组合使用可以串联实现更大深度的分布式RAM.下图中出现了F7BMUX的加入,F7BMUX可以用于LUT输出的选通.原语调用:RAM128XIS#(INIT(128'h00000000000000000000000000000000)//InitialcontentsofRAM)RAM128XIS_ins
行者..................
·
2024-01-23 06:59
FPGA
fpga开发
2021-10-04,日更第二天
昨日总结1.做核酸2.修改ppt昨日任务完成情况1.制定数据需求表(未完成)2.MATLAB生成数据(未完成)3.
FPGA
代码修改(未完成)今日任务完成ASSCCPPT第三次修改周目标·完成进度周目标:
求学者YG
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2024-01-23 02:47
opencl.dll丢失怎么解决,修复opencl.dll丢失方法
OpenCL是一种开放的、跨平台的并行计算框架,可以在不同的硬件平台上运行,包括CPU、GPU、
FPGA
等。2.opencl.dll作用:opencl.dll提供了一
a555333820
·
2024-01-22 23:39
dll文件丢失
dll修复
windows
1024程序员节
dll
大干100天,0基础自学转行软件测试,我整理的超全
学习指南
!
其实我的学习过程是比较艰辛的,大学学的计算机专业,出来找工作没找到对口因为大学学的其实蛮片面的,后来朋友介绍去了一家it公司做文职,拿着一个月两三千的工资,别说找女朋友了,养活自己都困难,然后就跟自己同事也聊了很多,突然发现软件测试这门技术是好入门的也比较容易,而且现在缺的还是很多了。零基础转行遇到的第一个难题就是怎么学,刚开始一头雾水,只能先从网上买些书来看,但是收效甚微。于是,我开始疯狂在网上
程序员老鹰
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2024-01-22 23:51
测试工具
单元测试
软件测试
测试工程师
测试类型
【
FPGA
-DSP】第二期:DSP开发流程【全过程】
目录1.SystemGenerator安装1.1systemgenerator的安装1.1.1vivado安装SystemGenerator1.1.2SystemGenerator配置1.3启动2.
FPGA
-DSP
༜黎明之光༜
·
2024-01-22 20:24
FPGA
fpga开发
学习
Vitis开发一——
FPGA
学习笔记<8>
一.HelloWorld实验在MPSOC开发板上搭建MPSOC嵌入式最小系统,并使用串口打印“HelloWorld”信息。通过本次实验我们将了解MPSOC嵌入式系统的开发流程,熟悉MPSOC嵌入式最小系统的搭建。如上图所示,开发流程大体可以分为6步。其中step1至step4为硬件设计部分,在Vivado软件中实现;step5为软件设计部分,在Vitis软件中实现;step6为功能的验证。复杂的程
switch_swq
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2024-01-22 20:23
学习笔记
FPGA
fpga开发
学习
笔记
《LabVIEW
FPGA
开发宝典》第9章:利用树莓派Linux RT+
FPGA
PCIe实现国产化RIO
1、引言:神电测控为什么要做支持LabVIEW直接编程的树莓派+PCIe+
FPGA
国产化cRIO(图形化、国产化、定制化、模块化、成本化)在很多嵌入式设备里面,除了
FPGA
外,一般还会存在一个运行实时系统的控制器
神电测控
·
2024-01-22 20:23
编程语言
linux
labview
fpga
pci-e
第一章
FPGA
开发环境安装
FPGA
是什么
FPGA
(FieldProgrammableGateArray,简称
FPGA
),中文名:现场可编程门阵列,一种主要以数字电路为主的集成芯片。
lf282481431
·
2024-01-22 20:49
FPGA开发入门
fpga开发
fpga
运算服务器_一张图了解CPU、GPU、ASIC、
FPGA
性能、功耗效率、灵活性
CPU:中央处理器(CentralProcessingUnit,CPU):通用芯片,主要生产厂家如intel、AMD等,用于PC、服务器等领域。CPU作为通用芯片,可以用来做很多事情,灵活性最高,而性能、功耗效率比较低。GPU:图形处理器(GraphicsProcessingUnit,GPU):最初是专门为图形处理制作的,后来也用于计算,适合执行复杂的数学和几何计算(尤其是并行运算)。相比CPU,
O超哥
·
2024-01-22 18:31
fpga运算服务器
如何系统地自学Python?
如果你也对Python感兴趣,想要自学这门语言,那么这篇文章将为你提供一份系统的
学习指南
。1.了解Python的基础知识首先,你需要了解Python的基本语法和概念,如变量、数据类型、控制流、函数等。
Dxy1239310216
·
2024-01-22 16:15
Python
python
电子工程师的自我修养 - 去耦电容实例
很多人搞ARM,搞DSP,搞
FPGA
,乍一看似乎搞的很高深,但未必有能力为自己的系统提供一套廉价可靠的电源方案。这也是我们国产电子产品功能丰富而性能差的一个主要原因,根源是研发
天 _ 还没亮
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2024-01-22 16:02
电子工程师的自我修养
STEP
FPGA
平台 - 快速入门
FPGA
并能够陪伴工程师一生的万能数字逻辑模块
STEP小脚丫
FPGA
学习平台是苏州思得普信息科技公司专门针对
FPGA
初学者打造的一款性价比最高、学习门槛最低的学习模块系列。
xiaoshun007~
·
2024-01-22 16:28
电子设计大赛
fpga开发
基于
FPGA
的以太网TCP协议的数据回环实验
主要部分的实现1.tcp_ctrl1.1建立连接1.2关闭连接2.确认应答3.超时重传4.发送仲裁5.数据回环总结前言最近在大佬们的帮助下学习了TCP,并独立实现了TCP的数据回环实验,网上也基本没有
FPGA
jianfanzy
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2024-01-22 15:03
fpga开发
tcp/ip
tcp
udp
基于光口的以太网 udp 回环实验
文章目录前言一、系统框架整体设计二、系统工程及IP创建三、UDP回环模块修改说明四、接口讲解五、顶层模块设计六、下载验证前言本章实验我们通过网络调试助手发送数据给
FPGA
,
FPGA
通过光口接收数据并将数据使用
C.V-Pupil
·
2024-01-22 15:03
FPGA代码分享
udp
网络
光电模块
sfp
【硬刚ClickHouse】ClickHouse 高级(四)优化(4)查询优化
本文是对《【硬刚大数据之学习路线篇】从零到大数据专家的
学习指南
(全面升级版)》的ClickHouse部分补充。
王知无(import_bigdata)
·
2024-01-22 14:29
数据库
LabVIEW 2023下载安装教程,附安装包和工具,免费使用,无套路获取
前言LabVIEW是一种程序开发环境,提供一种图形化编程方法,可可视化应用程序的各个方面,包括硬件配置、测量数据和调试,同时可以通过
FPGA
数学和分析选板中的NI浮点库链接访问浮点运算功能库,LabVIEW
石用软件
·
2024-01-22 09:00
labview
Github 2024-01-21 开源项目日报 Top10
根据开发语言中项目的数量,汇总情况如下:开发语言项目数量Python项目7Cuda项目1HTML项目1JupyterNotebook项目1非开发语言项目1高级英语
学习指南
创建周期:2427天开发语言:HTMLStar
孙琦Ray
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2024-01-22 06:09
github
开源
Github趋势分析
开源项目
Python
Golang
【GitHub项目推荐--老照片变清晰】【转载】
地址:https://github.com/TencentARC/G
FPGA
N
旅之灵夫
·
2024-01-22 06:36
GitHub项目推荐
github
vivado 接口、端口映射
接口只能在=“
fpga
”类型的<component>中定义。接口部分提供了上所有可用物理接口的列表。部分包含嵌套在其中的一个或多个标记。一个接口是通过使用标记由多个端口定义。
cckkppll
·
2024-01-22 05:35
fpga开发
FPGA
时序分析与时序约束(五)——使用Timing Analyzer进行时序分析与约束
Quartus的安装路径下会自带有例程,通过fir_filter进行学习如何使用TimingAnalyzer进行时序分析与约束。1.1创建时序网表打开fir_filter并进行综合后可通过菜单栏Tool->TimingAnalyzer或工具栏按钮运行TimingAnalyzer。根据前面提到的,时序分析工具需要网表来执行时序分析,因此先创建Post-Map时序网表。在菜单栏Netlist->Cre
STATEABC
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2024-01-22 05:28
#
FPGA时序分析与约束
fpga开发
FPGA
时序约束
verilog
时序分析
32个
FPGA
开源网站
1.OPENCORES.ORG这里提供非常多,非常好的PLD了内核,8051内核就可以在里面找到。进入后,选择project或者由http//www.opencores.org/browse.cgi/by_category进入。对于想了解这个行业动态人可以看看它的投票调查。 http://www.opencores.org/polls.cgi/list OpenCoresisaloosecolle
UCASers
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2024-01-22 03:09
FPGA
数字IC笔试题——门控时钟与控制信号电平、与门门控、或门门控、上升沿门控、下降沿门控
NANDGate或者ANDGate实现的门控时钟,控制信号只能在时钟的低电平处进行跳变;对于用ORGate或者NORGate实现的门控时钟,控制信号只能在时钟的高电平处跳变()A.正确B.错误答案:A
FPGA
FPGA探索者
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2024-01-22 00:24
实习秋招
FPGA
芯片
fpga开发
fpga
verilog
数字IC
芯片
求职招聘
面试
国产智多晶
FPGA
带Cortex-M3硬核CPU的
FPGA
器件简介
大家好,我是小梅哥,这里给大家介绍国产
FPGA
厂家“西安智多晶”微电子带Cortex-M3硬核CPU的
FPGA
芯片的相关资源。本博客将陆续发表更多国产
FPGA
的开发和使用方法。
小梅哥爱漂流
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2024-01-21 20:39
国产智多晶FPGA
智多晶
FPGA
小梅哥
国产fpga
Cortex-M3
Alinx ZYNQ 7020 LED调试--in RAM
设置拨码开关为JTAG方式烧写LEDbitstreama.点击“Programdevice”烧录程序到
FPGA
中(重新上电程序就丢失了)b./01_led/led.runs/impl_1/led.bit
Kent Gu
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2024-01-21 20:37
FPGA
fpga开发
C++“准”标准库Boost
学习指南
(6):Boost.Any
Boost.AnyAny库支持类型安全地存储和获取任意类型的值。当你需要一个可变的类型时,有三种可能的解决方案:无限制的类型,如void*.这种方法不可能是类型安全的,应该象逃避灾难一样避免它。可变的类型,即支持多种类型的存储和获取的类型。支持转换的类型,如字符串类型与整数类型之间的转换。Any实现了第二种方案,一个基于值的可变化的类型,无限可能的类型。这个库通常用于把不同类型的东西存储到标准库的
cbNotes
·
2024-01-21 16:28
原创文章
经验技巧
Boost
Any
C++
标准库
Gowin
FPGA
的使用——GW2A系列rPLL
提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档Gowin
FPGA
的使用——GW2A系列rPLL前言原语PLL结构占空比和相移的设置前言使用GUI来配置rpll还是很明了的,这个不需要太多说明就能直接使用了
十年老鸟
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2024-01-21 14:34
Gowin
FPGA
fpga开发
FPGA
中为什么不能双时钟触发
1双沿触发写法always@(posedgeclkornegedgeclk)beginA<=1’b0;end这种写法是错误的,因为在
FPGA
的内部所有的寄存器只支持单沿采样触发,因此在编写RTL级代码时
CWNULT
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2024-01-21 14:34
SystemVerilog
Syntax
fpga开发
Redis
学习指南
(14)-Redis的过期时间介绍
Redis是一个开源的内存数据存储系统,广泛用于缓存、消息队列、会话存储和排行榜等应用场景。在Redis中,过期时间是一项非常重要的功能,它可以控制键值对在何时被自动从内存中移除。Redis过期时间的基本原理在Redis中,每个键值对都可以设置过期时间。当一个键值对设置了过期时间后,在到达指定的过期时间之后,这个键值对就会被Redis自动删除。这种机制可以帮助我们自动管理内存,避免无用数据的存储。
俞兆鹏
·
2024-01-21 09:06
Redis学习指南
kubernetes
etcd
容器
算力网络调研笔记
而专用芯片,主要是指
FPGA
和ASIC。
FPGA
,是可编程集成电路。它可以通过硬件编程来改变内部芯片的逻辑结构,但软件是深度定制的,执行专门任务。ASIC,
剩下的盛夏~
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2024-01-21 09:00
其余
网络
fpga开发
汇总阿里云ECS云服务器实例升降配不支持变配的规格列表
InstanceTypes分享:阿里云ECS实例不支持变配的规格族列表ECS实例规格族实例规格大数据型d1、d1ne本地SSD型i1、i2、i2gGPU计算型vgn5i、gn5、gn6iGPU图形加速ga1
FPGA
m0_60783610
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2024-01-21 06:41
阿里云
ecs
云服务器
Windows系统下阿里云GPU服务器从搭建到tensorflow训练
新建新的虚拟环境1.3在JupyterNotebook中增加kernel1.4删除虚拟环境1.5whl文件安装第三方库2.检查GPU使用Spyder相关操作基本框架阿里云GPU服务器,实例为异构计算GPU/
FPGA
5astill
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2024-01-21 06:39
tensorflow
gpu
python
cuda
阿里云
什么是JTAG和SWD接口协议,和各类仿真器
现在多数的高级器件都支持JTAG协议,如ARM、DSP、
FPGA
器件等。标准的JTAG接口是4线:TMS、TCK、TDI、TDO,分别为模式选择、时钟、数据输入和数据输出线。
在邯郸睡大觉
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2024-01-21 01:35
STM32
stm32
嵌入式硬件
FPGA
-超声波避障小车(ego1)
基于
FPGA
的超声波避障小车,利用ego1的100HZ时钟,我们可以自己定义不同占空比的PWM来控制电机的转速和舵机的角度,我们可以通过自己写计时器获得超声波来回所需的时间来测量距离,根据距离的远近返回来控制电机的转速以及舵机转动的角度
SRT_WUke
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2024-01-21 00:15
fpga开发
嵌入式
TS
学习指南
(下)
十一、TypeScript类11.1类的属性与方法在面向对象语言中,类是一种面向对象计算机编程语言的构造,是创建对象的蓝图,描述了所创建的对象共同的属性和方法。在TypeScript中,我们可以通过Class关键字来定义一个类:classGreeter{//静态属性staticcname:string="Greeter";//成员属性greeting:string;//构造函数-执行初始化操作co
懂会悟
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2024-01-20 14:05
FPGA
高端项目:Xilinx Artix7 系列
FPGA
纯verilog图像缩放工程解决方案 提供4套工程源码和技术支持
目录1、前言版本更新说明给读者的一封信
FPGA
就业高端项目培训计划免责声明2、相关方案推荐我这里已有的
FPGA
图像缩放方案本方案在XilinxKintex7系列
FPGA
上的应用本方案在国产
FPGA
紫光同创系列上的应用本方案在国产
9527华安
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2024-01-20 11:03
FPGA图像缩放
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像缩放
图像处理
双线性插值
Artix7
Xilinx
FPGA
之分布RAM(1)
SLICEM资源可以实现分布式RAM。可以实现的RAM类型:单口RAM双端口简单的双端口四端口下表给出了通过1SLICEM中的4个LUT可以实现的RAM类型1.32X2QuadPortDistributedRAM我们介绍过把6输入LUT当作2个5输入LUT使用,在这里,就可以同一个LUT实现数据位宽的增加。对于32X2的4口RAM,如下图所以,代表了输入和输出的数据位宽都是2bit,深度是32.4
行者..................
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2024-01-20 11:02
fpga开发
【
FPGA
& Verilog】手把手教你实现一个DDS信号发生器
信号发⽣器的设计与实现1.输出波形:⽅波(占空⽐50%)、锯⻮波、三⻆波、脉冲信号(占空⽐连续可调)、正弦波、任意波等2.输出频率:100KHz3.波形选择:使⽤拨码开关选择思路:使用
FPGA
搭建信号发生器
去追远风
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2024-01-20 09:52
FPGA学习记录
fpga开发
【
FPGA
& Verilog】使用教程 3-8译码器(原理图输⼊设计)
实验一:3-8译码器(原理图输⼊设计)⼀:实验⽬的1.了解3-8译码器的电路原理,掌握组合逻辑电路的设计⽅法2.掌握QuartusII软件原理图输⼊设计的流程⼆:实验内容2.1设计输⼊1.将3-8译码器A、B、C端作为输⼊,Y作为输出。2.其余引脚按照3-8译码器功能要求连接。2.2电路仿真1.激励⽂件的输⼊包含A、B、C的8种状态2.功能仿真三:实验报告1.给出3-8译码器的真值表:2.实验步骤
去追远风
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2024-01-20 09:52
FPGA学习记录
fpga开发
Java开发面试题,mysql重置root密码详解
Java面试指南今天给大家分享一份【Java面试+Java后端技术
学习指南
】:一份通向理想互联网公司的面试指南,包括Java,技术面试必备基础知识、Leetcode、计算机操作系统、计算机网络、系统设计
Redis知识大全
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2024-01-20 08:39
程序员
java
经验分享
面试
通过EMIF接口实现
FPGA
与DSP的高速连接(方法)
FPGA
和DSP通过EMIF(ExternalMemoryInterface)接口连接是一种常见的高速数据通信方式。
AigcFox
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2024-01-20 01:19
fpga开发
基于
FPGA
实现通信系统:Verilog与HLS的选择与应用
基于
FPGA
实现通信系统通常涉及使用硬件描述语言(HDL)来定义硬件电路的行为。Verilog是一种常用的HDL,适用于在
FPGA
上实现数字通信系统。
AigcFox
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2024-01-20 01:19
fpga开发
FPGA
时序分析与时序约束(四)——时序例外约束
目录一、时序例外约束1.1为什么需要时序例外约束1.2时序例外约束分类二、多周期约束2.1多周期约束语法2.2同频同相时钟的多周期约束2.3同频异相时钟的多周期约束2.4慢时钟域到快时钟域的多周期约束2.5快时钟域到慢时钟域的多周期约束三、虚假路径约束四、最大/最小延时约束一、时序例外约束1.1为什么需要时序例外约束在STA中时序分析工具默认的时序检查方式可能与实际情况不吻合,此时就需要额外增加一
STATEABC
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2024-01-20 01:48
#
FPGA时序分析与约束
fpga开发
FPGA
verilog
时序分析
时序约束
vivado RTL运行方法检查、分析方法报告、报告DRC
运行方法检查VivadoDesignSuite提供基于超快设计的自动化方法检查使用“报告方法论”命令的
FPGA
和SoC(UG949)方法论指南。
cckkppll
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2024-01-19 22:42
fpga开发
vivado 调试设计
调试设计概述
FPGA
设计的调试是一个多步骤的迭代过程。
cckkppll
·
2024-01-19 22:42
fpga开发
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