FPGA随笔

中科亿海微SoM模组——FPGA+ARM核心板

FPGA+ARM核心板是基于中科亿海微的EQ6HL45型FPGA芯片开发的高性能核心板，具有处理器丰富、接口丰富、高速大带宽等特点，适合异构平台算法、控制等方面使用。
ehiway·2025-06-21 11:24

超高速10G采集卡

特性:单通道和双通道操作单通道10GSPS或双通道5GSPS7GByte/s持续数据传输速率开放式FPGA支持实时DSP脉冲检测固件选项波形平均固件选项特征单通道和双通道工作模式双通道5GSPS，单通道
FPGA_ADDA·2025-06-21 07:30

FPGA中所有tile介绍

FPGA中包含的tile类型，以xinlinx7k为例，可以通过f4pga项目中的原语文件夹查看，主要包含以下这些：以下是您提到的Xilinx7系列FPGA中各种模块的含义及用途：1.BRAM(BlockRAM
aspiretop·2025-06-21 06:26

XCVP1902-2MSEVSVA6865 Xilinx FPGA Versal Premium SoC/ASIC

XCVP1902-2MSEVSVA6865VersalPremiumSoC/ASIC单片FPGA，可提供大容量FPGA逻辑仿真和原型设计目标。
XINVRY-FPGA·2025-06-21 06:24

Xilinx XC7A12T‑1CPG238I Artix‑7 FPGA

XC7A12T‑1CPG238I以其独特的性能与封装组合，成为诸多工程师的首选方案。下面，我们从多个维度对这款芯片做深入剖析。一、产品定位与封装特点XC7A12T‑1CPG238I属于赛灵思（Xilinx）28 nmArtix‑7系列中的入门级型号，其核心目标市场包括：小型嵌入式控制器接口桥接与协议转换设备教育与开发板平台低速数据处理 / 采集系统其CPG238封装（Chip‑ScaleBGA，0
·2025-06-21 06:23

FPGA verliog语言学习日志

它广泛应用于数字电路的设计和验证，特别是在FPGA（现场可编程门阵列）和ASIC（应用特定集成电路）的开发中。
藏进云的褶皱·2025-06-21 02:34

FPGA基础 -- Verilog语言要素之标识符

一、什么是标识符（Identifier）在Verilog中，标识符是用户定义的名字，用于标识模块、变量、端口、函数、任务、参数、宏定义等各种语言要素。就像C语言的变量名、函数名一样，Verilog中的标识符为HDL代码提供了可读性与结构组织的能力。二、Verilog标识符的定义规则（IEEEStd1364/1800）1.普通标识符（不带转义字符）必须以字母（az,AZ）或下划线_开头后续字符可以是
sz66cm·2025-06-21 02:02

用Zynq实现脉冲多普勒雷达信号处理：架构、算法与实现详解

本文将深入探讨如何利用XilinxZynqSoC（FPGA+ARM）平台高效实现PD雷达的信号处理链，涵盖理论基础、系统架构设计、关键算法实现及优化策略。一、脉冲多普勒雷达基础原
神经网络15044·2025-06-20 21:53

ZYNQ学习记录FPGA(五)高频信号中的亚稳态问题

一、亚稳态概述：1.1触发器在讲解亚稳态前，先介绍一下亚稳态的源头——触发器。1.1.1基本概念在数字电路里，触发器（Flip-Flop）是一种存储元件，常用于同步电路中存储二进制数据。它是由逻辑门（如与门、或门、非门）构成的时序电路，能够根据时钟信号的变化来存储和改变其输出状态。触发器分为D触发器（DataFlip-Flop）、T触发器（ToggleFlip-Flop）、JK触发器和SR触发器（
DQI-king·2025-06-20 17:29

[AXI] AXI Data Width Converter

它通过内部打包、解包和缓冲机制，确保跨宽度传输的数据完整性和协议合规性，广泛应用于FPGA和SoC系统设
S＆Z3463·2025-06-20 17:27

总结FPGA一些知识点

阻塞赋值与非阻塞赋值4.同步复位，异步复位，同步复位异步释放同步复位：异步复位：异步复位同步释放：5.FIFO6.建立时间与保持时间7.时钟抖动与时钟偏移8.锁存器与触发器9.Moore与Meeley状态机10.FPGA
·2025-06-20 16:55

《FPGA开发-1-verilog基本语法》

FPGA一般由verilog和VHDL语言开发，但由于verilog与C语言语法相像，更容易让初学者快速掌握这门语言，于是在应用宽度方面是verilog更胜一筹，但VHDL最初是用于军方产品的开发语言，
livercy·2025-06-20 09:29

FPGA基础 -- Verilog函数

Verilog函数（function）目标：让具备一般RTL经验的工程师，系统掌握Verilog函数的语法、约束、可综合写法以及在实际项目中的高效用法，为后续SystemVerilog及HLS设计奠定基础。1为什么要用函数？设计痛点函数带来的价值重复逻辑：CRC、Parity、优先编码等往往在多个模块出现将共用运算封装为函数，避免复制粘贴，减少Bug概率可读性差：长表达式嵌套写在连线或always
sz66cm·2025-06-20 09:58

FPGA基础 -- Verilog 概率分布函数

Verilog概率分布函数（PDF,ProbabilityDistributionFunction）。一、引言：Verilog语言中的概率建模场景虽然VerilogHDL本身是一种确定性的硬件描述语言，但在仿真验证环境中（尤其是testbench设计中），我们经常需要引入随机性：模拟信号的随机抖动随机输入测试样本（Fuzz测试、随机码流）建立蒙特卡洛模拟（MonteCarlo）功能覆盖率分析中生成
sz66cm·2025-06-20 09:58

FPGA基础 -- Verilog 禁止语句

关于Verilog中“禁止语句”的详细培训讲解**，结合可综合设计与仿真行为的角度，深入讲解Verilog中的“禁止类语句”（即综合时应避免或仅用于仿真的语句）：一、Verilog中的“禁止语句”概念所谓“禁止语句”（或说非综合语句），是指不能被综合工具（如Vivado、Quartus、Synplify）综合到门级电路中，仅用于仿真或调试目的的语法结构。使用这些语句不会被转换为实际的逻辑门或触发器
·2025-06-20 08:25

FPGA基础 -- Verilog 结构建模之模块实例引用语句

Verilog结构建模中的“模块实例引用语句（ModuleInstantiation）”，包括语法规则、实例化方式、实例参数配置（parameter）、多实例管理、跨文件引用、顶层集成策略等方面，帮助你在实际FPGA
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 结构建模之未连接的端口

Verilog中结构建模时未连接的端口（UnconnectedPorts），包括：什么是未连接端口如何显式地忽略端口连接实际使用场景工具综合与仿真中的注意事项未连接端口的工程规范建议一、什么是“未连接的端口”？当你例化一个模块时，如果某个端口并不需要使用（例如该模块的调试接口、保留接口、未启用通道），你可以选择不连接这个端口。✅二、未连接端口的写法1.命名连接.port()空写法（推荐）my_mo
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 结构建模之端口

Verilog结构建模中端口的由浅入深培训讲解，适合从初学者到工程实践者逐步理解使用Verilog的结构化设计思想中的“端口声明与连接”。一、什么是结构建模？Verilog的三种建模方式包括：行为建模（BehavioralModeling）数据流建模（DataflowModeling）结构建模（StructuralModeling）其中：✅结构建模：更接近电路原理图的写法，将电路划分为多个子模块，
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog行为建模之循环语句

行为级建模（BehavioralModeling）是VerilogHDL中最接近软件编程语言的一种描述方式，适用于功能建模和仿真建模的初期阶段。在行为级中，循环语句（loopstatements）是常见且重要的控制结构，用于重复执行一段操作。我们从浅到深系统讲解Verilog中的行为级建模循环语句，分为以下几个层次：一、基础循环语句类型总览Verilog提供了以下几种循环语句：语句类型说明repe
sz66cm·2025-06-19 19:55

FPGA基础 -- Verilog 数据流建模

一、数据流建模概念简介（初级）1.什么是数据流建模？数据流建模是一种使用并行赋值语句（assign）来表达布尔逻辑或组合逻辑行为的建模方式。它强调信号之间的逻辑数据依赖关系，而不明确指定信号何时更新（不使用时钟）。特点：面向组合逻辑，不依赖时钟；高度抽象，更关注表达式而非行为顺序；使用assign语句进行建模。2.基础语法assigny=a&b;assignz=(a|b)&c;上面两个assign
·2025-06-19 19:25

FPGA基础 -- Verilog 数据流建模之幅值比较器

一、什么是幅值比较器（MagnitudeComparator）？幅值比较器用于比较两个数的大小关系，输出三种可能的状态：A>BA==BABeq:A==Blt:A、B);assigneq=(A==B);assignlt=(AB);assigneq=(A==B);assignlt=(Athreshold);流水线排序比较器assignswap=(a>b);assignmax=swap?a:b;assi
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog行为级建模之initial语句

Verilog中的initial语句块，这是行为级建模与testbench构建中非常关键的结构之一。一、什么是initial语句块？✅定义：initial是Verilog中用于在仿真开始时只执行一次的过程性语句块。它在时间0（仿真启动）执行，并按照代码顺序执行，适用于仿真环境中的激励产生、初始化赋值、时序控制等任务。二、基本语法与用法initialbegina=0;b=1;#10a=1;//10n
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 行为级建模之过程性结构

Verilog中的“过程性结构（ProceduralConstructs）”**，这是行为级建模的核心内容之一。一、什么是过程性结构（ProceduralConstructs）过程性结构是Verilog中用来描述“按顺序执行”的语句块，通常出现在always或initial块中。与数据流建模（assign）的并行逻辑不同，过程性结构是一种顺序执行的行为描述方式，更贴近软件语言中的过程控制逻辑。二、
sz66cm·2025-06-19 19:49

《从零掌握MIPI CSI-2: 协议精解与FPGA摄像头开发实战》-- 实战基于CSI2 Rx 构建高性能摄像头输入系统

CSI2RxFPGA开发实战：构建高性能摄像头输入系统引言：FPGA在视觉处理中的独特优势FPGA凭借其并行处理能力和硬件级可定制性，已成为实时图像处理的理想平台。
GateWorld·2025-06-19 12:30

FPGA基础 -- Verilog语言要素之数组

Verilog是一种用于硬件建模的硬件描述语言（HDL），其数组机制不同于软件语言，须考虑硬件资源映射、综合约束、位宽优化等硬件特性。以下是对Verilog中数据类型的数组使用的全面讲解，分为一维数组、二维数组、memory数组、reg与wire中数组的差异、packed与unpacked数组（SystemVerilog）等方面，并指出综合注意事项与最佳实践。一、Verilog数组的分类1.一维数
sz66cm·2025-06-18 13:55

四通道高速数据采集卡（16bits、PCI Express3.0 x8、250MSps、4GB DDR4）

推荐给大家一款南科复华自主研发N-Linx高性能高速数据采集卡，FPGA芯片是基于XILINX公司的KintexUltrascale系列的XCKU060-2FFVA1156I。
·2025-06-18 10:59

FPGA基础 -- Verilog语言要素之编译器指令

Verilog编译器指令说明与实用技巧分享一、编译器指令简介Verilog编译器指令是以反引号（`）开头的语句，不综合进逻辑电路，但在代码预处理阶段由仿真器或综合工具解析。常用于：宏定义与条件编译时间单位控制文件引用与平台适配调试控制与信号声明规范二、常用指令与语法示例1.\define`–定义宏常量或宏函数语法：`define宏名值`define宏函数(a,b)表达式示例：`defineDATA
sz66cm·2025-06-17 07:28

【国产NI】ARM+FPGA+AI风电振动监测系统监测：确保风力发电系统稳定运行！

随着全球能源转型的加速推进，风电行业作为清洁能源的主力军之一，正迎来高速发展期。然而复杂多变的自然环境，其核心部件（如齿轮箱、发电机、主轴、轴承等）易因机械磨损，因此故障监测显得尤为重要。振动信号监测：风电机组健康管理的"听诊器"风电机组由多个部件组成，部件的运行状态会受到诸如风速、负荷、温度等因素的影响部件寿命。传统故障检测方法依赖于定期的人工检查，这些方法无法做到实时监测和全面评估，存在滞后性
深圳信迈主板定制专家·2025-06-16 17:58

SOM-TL6678F是基于Xilinx Kintex-7 FPGA处理器设计工业级核心板

核心板简介创龙SOM-TL6678F是一款基于TIKeyStone架构C6000系列TMS320C6678八核C66x定点/浮点DSP以及XilinxKintex-7FPGA处理器设计的高端异构多核工业级核心板
Tronlong创龙·2025-06-16 12:53

TMS320C6678 DSP + Xilinx Kintex-7 FPGA核心板硬件参数资源说明分享

本文主要介绍硬件接口资源以及设计注意事项等内，其中测试的应用板卡为TMS320C6678DSP+XilinxKintex-7FPGA核心板，它是一款基于TIKeyStone架构C6000系列TMS320C6678
Tronlong创龙·2025-06-16 12:53

ZYNQ笔记（二十）：Clocking Wizard 动态配置

）任务：ZYNQPS端通过AXI4Lite接口配置ClockingWizardIP核输出时钟频率目录一、介绍二、寄存器定义三、配置四、PS端代码一、介绍Xilinx的ClockWizardIP核用于在FPGA
W以至千里·2025-06-16 09:32

【随笔小记】复刻阿里云盘面包屑横向滚动条

导读：h5页面一般是没有面包屑的，文件层级较深的时候面包屑不好操作，但是这里产品需求是有文件夹层级面包屑的~为了用户能清楚的看出文件的层级，并且要防止面包屑很长超出手机屏幕满足美观简洁的要求，这里复刻了一下阿里云的面包屑的表现方式（第一级固定在左侧，中间面包屑太长做横向滚动，并且最后一个节点始终出现在屏幕中）。Tab-Document1、首先，页面布局若要封装成vue组件，将数组list作为pro
不吃香菜的蟹老板·2025-06-15 16:17

FPGA静态功耗

FPGA静态功耗一、描述FPGA的静态功耗指的是在不进行任何切换或者逻辑操作的时候消耗的功率。也就是说，FPGA没有允许任何逻辑电路，只要上电，它仍然会消耗一定的功率。这个就是所谓的静态功耗。
·2025-06-13 17:28

2025年第二届仿真与电子技术国际学术会议（ICSET 2025）

FPGA可编程芯片为实时仿真提供灵活硬
鸭鸭鸭进京赶烤·2025-06-13 11:45

实验一：数据选择器实验

学习使用Nexys4FPGA硬件开发板，了解开发板主要的外围接口。了解设计源代码与仿真代码的区别。实验内容原理
俺不是西瓜太郎´•ﻌ•`·2025-06-12 19:45

ETS5430：多通道高性能汽车以太网接口卡

ETS5430是一款多通道高性能汽车以太网接口卡提供6路千兆以太网、2路CAN/FD和6路I/O，适用于域控制器及中央计算平台等复杂通信场景的仿真与测试采用高性能FPGA设计，具有高时间戳分辨率、高精度
怿星科技·2025-06-12 13:08

xilinx的gtx使用qpll，是否可以实现4lane运行不同的线速率

一、背景说明GTX收发器是xilinxFPGA中高速串行收发器模块的一种，支持多个通道高速串行通信。QPLL也就是QuadPLL是GTX通道中比较常用的时钟管理资源，用于生成高速串行时钟和参考时钟。
hahaha6016·2025-06-12 10:47

【异构计算架构】CPU/GPU/FPGA混合资源池

异构计算架构：CPU/GPU/FPGA混合资源池一、技术背景及发展二、技术特点三、技术实现细节四、未来发展趋势结语一、技术背景及发展随着摩尔定律逼近物理极限，单一架构的计算芯片已无法满足AI训练、科学计算
沐风—云端行者·2025-06-11 21:43

FPGA × GPU 混合推理系统架构实战：协同执行链设计与性能对比分析

《FPGA×GPU混合推理系统架构实战：协同执行链设计与性能对比分析》关键词FPGA加速、GPU推理、混合部署架构、DPU调度、异构计算、协同执行链、推理任务分配、性能对比分析摘要在实际工程中，单一加速器已难以满足复杂
观熵·2025-06-11 19:34

【Flash 芯片 & MTD 专栏】Flash芯片识别异常导致mtd子系统分区创建失败

Flash芯片识别异常导致mtd子系统分区创建失败硬件连接结构：1、（N片）Flash芯片：NorFlashFPGACPU问题：2、当设备树中配置了全部Flash芯片及对应分区，如果有一片识别失败，相应的
兔斯基灬木木·2025-06-11 16:12

高频交易技术：订单簿分析与低延迟架构——从Level 2数据挖掘到FPGA硬件加速的全链路解决方案

高频交易技术：订单簿分析与低延迟架构——从Level2数据挖掘到FPGA硬件加速的全链路解决方案一、引言：高频交易的技术本质1.1速度即利润的微观战场数据揭示：据NYSE实测，每降低1微秒延迟可获得年化
灏瀚星空·2025-06-11 10:25

FPGA驱动的彩灯控制系统设计

本文还有配套的精品资源，点击获取简介：彩灯控制电路利用FPGA与QUARTUS软件实现数字电路设计，以支持12路独立灯光通道的亮度和开关状态控制。
KX-EZ·2025-06-11 09:51

fmc接口定义_FMC接口标准

【实例简介】FMC标准接口说明，英文版现在Xilinx、Alter等主流FPGA厂商大多使用FMC接口，其对应有很多FMC扩展子板(Thispageleftblankintentionally.ANSI
·2025-06-10 13:24

赛灵思FPGA集成库：加速您的硬件设计之旅

赛灵思FPGA集成库：加速您的硬件设计之旅【下载地址】赛灵思FPGA集成库-全面兼容7系列及AltiumDesigner版本赛灵思FPGA集成库-全面兼容7系列及AltiumDesigner版本欢迎使用赛灵思
周凤澄·2025-06-09 22:09

Webpack高级配置（干货）

前面简单的配置，看webpack5随笔_webpack5白屏-CSDN博客后续也会重新整理更新目录26.提取css成单独文件27.css兼容性处理28.css压缩-变成一行29.sourcemap30.
dlnu2015250622·2025-06-09 18:13

阿里6年随笔有感第一part

这些年的经历在阿里也马上6年了，一直在不停的忙碌着，前几年基本住在公司，早上9点晚上凌晨1，2点回家，周末两天在公司加班，基本那几年的青春奉献给公司了；后面认识了自己的对象，加上业务也趋于正轨了，自己也留时间给了家里，虽然平常还是很忙也要到10点，11点下班，偶尔周6要去加班，但整体来说还是能平衡好；再后来身体也因为之前拼命的加班，留下了一些创伤，之前也没怎么体检，觉得年轻应该没啥问题，后面体检就
·2025-06-09 03:41

FPGA 可重构技术的实现方法

FPGA重构技术使得以往只是在空间上设计的系统转化为时间和空间相结合的系统。
贝塔实验室·2025-06-08 16:37

FPGA 动态重构配置流程

触发FPGA进行配置的方式有两种，一种是断电后上电，另一种是在FPGA运行过程中，将PROGRAM管脚拉低。将PROGRAM管脚拉低500ns以上就可以触发FPGA进行重构。
贝塔实验室·2025-06-08 01:22

关于FPGA软核的仿真（一）

MicroBlaze是Xilinx专为FPGA设计的软核处理器，其本质是通过FPGA的可编程逻辑资源（如查找表LUT、触发器Flip-Flop）动态构建的处理器架构，其本质为搭建处理器电路。
读书点滴·2025-06-08 00:19

技巧小结：外部总线访问FPGA寄存器

概述需求：stm32的fsmc总线挂载fpga，stm32需要访问fpga内部寄存器1、分散加载文件将变量存放到指定地址即FPGA寄存器地址sct文件指定变量存储地址，从而可以直接访问外设，（28335
学点东西吧·2025-06-08 00:18
上一页 1 2 3 4 5 6 7 8 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他