FPGA随笔第7页

todolist增加markdown模块

markdown编辑器利用`markdown_js`开源库实现todolist小项目的markdown日记本功能todolist小项目地址之前的介绍随笔todoListmarkdown-js仓库遇到的问题

weixin_30628077·2025-05-11 21:52

嵌入式 FPGA开发

目录一、引言二、当前嵌入式FPGA开发的现状三、嵌入式FPGA开发的优势四、嵌入式FPGA的应用领域1.通信系统2.数字信号处理3.视频图像处理4.高速接口设计5.人工智能6.IC设计与PCB设计类比五

嵌入式大圣·2025-05-11 14:06

基于赛灵思FPGAcsg324100T芯片，外接pmod模块实现危险距离警报

1.实验目的利用NEXYSA7及verilog代码制作危险距离报警器，借助pmod模块MaxSonar实现测距功能，可能的应用场景有：倒车入库的刮蹭警示；对汽车视野盲区的检测，以防误伤儿童；极端天气的水位警报功能。2.实验内容（1）原理描述：流水灯的实现：通过cnt计数器实现周期为0.2s的循环，在此基础上每结束一个周期，用于控制流水灯亮灭led_control加1，再使用case语句，完成一个周

俺不是西瓜太郎´•ﻌ•`·2025-05-11 13:30

FPGA实战项目1——坦克大战

FPGA实战项目1——坦克大战根据模块化思想，可将此任务简单的进行模块拆分：系统原理，模块划分，硬件架构，算法支持，Verilog实现框架一，系统总体原理1.核心设计思想硬件并行处理：利用FPGA的并行特性

霖00·2025-05-11 12:23

FPGA：如何提高RTL编码能力？

要提升RTL（寄存器传输级）编码能力，需从硬件设计思维建立、典型电路建模、编码规范掌握、工具链应用和工程实践五个维度系统性训练。以下是具体提升路径：一、建立硬件设计思维：理解RTL与软件的本质区别RTL代码最终会映射为具体的硬件电路（门电路、寄存器、多路选择器等），这与软件的“顺序执行”有本质差异。初学者需重点理解：并行性：RTL中always块的并列关系对应硬件电路的并行执行（如多个组合逻辑模块

InnoLink_1024·2025-05-11 00:08

（36）Verilog实现RAM【双端口】

（36）Verilog实现RAM【双端口】1.1目录1）目录2）FPGA简介3）VerilogHDL简介4）Verilog实现RAM【双端口】5）结语1.2FPGA简介FPGA（FieldProgrammableGateArray

宁静致远dream·2025-05-10 22:54

（195）FPGA编程：双端口RAM（一）

（195）FPGA编程：双端口RAM（一）1.1.1本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA编程：双端口RAM（一）；5）结束语。

宁静致远dream·2025-05-10 22:53

artix 7 FPGA上电启动速度慢的解决办法

解决方法：上电启动速度慢是因为FPGA生成的bit文件采用1-wire形式读取FLAS固件。

我是苹果，不是香蕉·2025-05-10 22:22

学习使用Vivado和SDK进行Xilinx ZYNQ FPGA开发 | （十二）Verilog程序设计举例 | 2023.11.6/星期一/天气晴

系列文章目录专栏系列文章：学习XilinxZYNQFPGA开发文章目录系列文章目录摘要一、设计思路二、创建Verilog源文件三、编写Verilog源程序或门模块my_or2.v半加器模块h_adder.v

杨肉师傅·2025-05-10 15:39

c++ opencv编程实现暗通道图像去雾算法_「学术论文」基于FPGA的交通视频快速去雾系统的设计与实现...

摘要：针对雾天交通监控视频图像退化问题，提出了一种基于FPGA架构的雾天交通视频图像快速去雾系统。

weixin_39560002·2025-05-10 11:09

docker构建java镜像，运行镜像出现 no main manifest attribute, in /xxx.jar

背景本文主要是一个随笔，记录一下出现"nomainmanifestattribute"的解决办法问题原因主要是近期在构建一个镜像，在镜像构建成功后，运行一直提示"nomainmanifestattribute

你的笑犹如初夏的阳光·2025-05-10 08:49

FPGA实战项目2———多协议通信控制器

1.多协议通信控制器模块(multi_protocol_controller)简要介绍这是整个设计的顶层模块，承担着整合各个子模块的重要任务，是整个系统的核心枢纽。它负责协调UART、SPI、I2C等不同通信协议模块以及DMA模块的工作，同时处理不同时钟域之间的信号交互，确保各个模块能够在不同的时钟环境下稳定、高效地协同工作。原理时钟管理：系统存在两个不同的时钟域，即系统时钟域（clk_sys）和

霖00·2025-05-09 20:59

【FPGA开发】什么是Streaming流式传输？流式传输的最主要的设计思想是什么？

在数字系统，尤其是在硬件加速（如FPGA）和数据处理领域，Streaming(流式传输)是一种数据传输和处理模式。

kanhao100·2025-05-09 18:46

FPGA Verilog 单芯片控制双AD7606芯片

FPGAVerilog单芯片控制双AD7606芯片前言一、模式选择二、AD7606FPGA实现1.ad7606部分2.数据发送3.实际仿真图（上板验证后也正确）前言控制双ad7606的目的是因为所需要的通道数

ThreeYear_s·2025-05-09 12:39

FPGA----基于ZYNQ 7020实现定制化的EPICS通信系统

那么，如果我们的在FPGA侧有一些个性化的开发，那么生成的image.ub和boot.bin将于原sd卡中的不一致，我们应该如何坐呢？

发光的沙子·2025-05-08 16:24

FPGA 不兼容故障及处理

目录1.FPGA和FPD2.FPD镜像升级的背后逻辑3.升级以及排查命令FPD升级步骤升级过程中注意事项故障排查命令1.FPGA和FPDFPGA（Field-ProgrammableGateArray）

m0_54931486·2025-05-08 16:53

XCZU19EG-2FFVC1760I Xilinx赛灵思FPGA Zynq UltraScale+MPSoC

XCZU19EG-2FFVC1760I属于ZynqUltraScale+MPSoCEG（EnhancedGeneral）系列，采用20nmFinFET+工艺制造，该型号的速度等级为-2（0.85VVCCINT）、工业级温度（-40℃至+100℃），典型应用核心频率为APU最高1.3GHz，RPU600MHz，GPU667MHz，片上SRAM大小为256KB，用于实时处理和系统管理集成四核ArmCo

XINVRY-FPGA·2025-05-08 05:17

【第1章＞第11节】小波神经网络的理论学习与MATLAB仿真

小波神经网络概述2.1小波神经网络基本结构2.2小波基函数3.小波神经网络的MATLAB编程实现4.样本干扰，隐含层数量对小波神经网络的训练性能影响分析4.1样本干扰4.2隐含层数量5.视频操作步骤演示欢迎订阅FPGA

fpga和matlab·2025-05-07 20:22

FPGA开发——取经之路的开始

既来之则安之新手必备一、FPGA开发流程是什么？

你的信号里没有噪声·2025-05-07 16:26

【教程4＞第3章＞第13节】16PSK解调系统的FPGA开发与matlab验证

本课程学习成果预览欢迎订阅FPGA/MATLAB/Simulink系列教程《★教程1:matlab入门100例》《★教程2:fpga入门100例》《★教程3:simulink入门60例》《★教程4:FPGA

fpga和matlab·2025-05-07 12:02

FPGA原语使用方法

1.1FPGA原语使用方法1.1.1本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA原语使用方法；5）结束语。1.1.2本节引言“不积跬步，无以至千里；不积小流，无以成江海。

宁静致远dream·2025-05-06 09:51

Xilinx原语使用指南

Xilinx原语使用指南【下载地址】Xilinx原语使用指南Xilinx原语使用指南本仓库提供了一个名为“Xilinx原语的使用方法.pdf”的资源文件，该文件详细介绍了XilinxFPGA设计中常用的原语使用方法项目地址

韦妮为·2025-05-06 09:50

原语的使用

原语（primitive），是FPGA开发环境所提供的一系列逻辑功能单元。往往与FPGA芯片的厂家精密相连，不同厂家的原语往往不能通用。

一条九漏鱼·2025-05-06 09:49

一步步教你用FPGA加速YOLO目标检测（入门篇）

目录1.内存卡的装配2.PYNQ开发板联网设置（通过笔记本共享网络）步骤一：笔记本连接互联网步骤二：开启网络共享步骤三：记录网关IP步骤四：配置PYNQ开发板的IP步骤五：配置网关步骤六：测试联网3.安装pip4.TinyYOLO上板测试参考大神项目步骤一：安装QNN-MO-PYNQ库步骤二：直接运行tiny-yolo-image-loop.ipynb1.内存卡的装配详情参考：PYNQ装系统和调试

博导ai君·2025-05-06 04:43

上周热点回顾（4.21-4.27）

热点随笔：·工良出品|长文讲解MCP和案例实战(痴者工良)·一天Star破万的开源项目「GitHub热点速览」(削微寒)·C#高性能开发之类型系统：从C#7.0到C#14的类型系统演进全景(AI·NET

愁容骑士小新·2025-05-06 01:28

ZYNQ petalinux 2022 DMA调试

搬运一个转载FPGA入门侵删具体过程没

青澜爸爸·2025-05-04 14:38

私有云平台安装与搭建

而广义的虚拟化技术是指对计算资源的抽象，这些计算资源包括CPU、内存、存储(磁盘)、网络，甚至也可以包括像GPU、FPGA这类外部设备。对计算资源做抽象的好处颇多，最显著的就是可

Sword_of_despair·2025-05-04 06:15

Verilog HDL：分频器设计

分频器的设计（VerilogHDL）在fpga应用中，有时需要对系统时钟进行分频。通常情况下有两种情况，一种是偶分频，一种是奇分频。偶分频偶分频指的是分频系数是偶数的分频器。

弄曲幽篁·2025-05-03 07:42

ZYNQ X7Z020 PL端程序固化指南

ZYNQX7Z020PL端程序固化指南【下载地址】ZYNQX7Z020PL端程序固化指南分享对于那些专注于FPGA设计，而不涉及ZYNQ的ARM处理器（PS部分）的应用场景，本资源尤其重要。

鲁嫒妮Gale·2025-05-03 07:41

FPGA：介绍几款高速ADC及其接口形式

本文介绍了几款采样率至少为500Msps的高速ADC芯片，并详细介绍ADC与FPGA之间的常见接口形式，以及FPGA如何正确读取高速ADC的输出数据。

InnoLink_1024·2025-05-02 18:15

利用Python生成Xilinx FPGA ROM IP核 .coe初始化文件

以下是一个Python脚本，用于生成XilinxIPROM的.coe格式初始化文件，假设ROM深度为1024，数据位宽为32bit，使用随机的32位无符号数进行初始化：importrandom#定义ROM的深度和数据位宽rom_depth=1024data_width=32#生成随机的32位无符号数random_numbers=[random.randint(0,2**data_width-1)f

InnoLink_1024·2025-05-02 18:43

[FPGA 官方 IP] Binary Counter

XilinxBinaryCounterIP(PG121)详细介绍概述XilinxBinaryCounterIP（二进制计数器IP）是AMDXilinx提供的LogiCORE™IP核，用于在FPGA中实现高性能

S＆Z3463·2025-05-02 12:09

python画sigmoid函数_基于Python的sigmoid函数FPGA实现

基于Python的sigmoid函数FPGA实现刘毅飞【摘要】sigmoid函数是人工神经网络中通常采用的传递函数，采用基于Python的软硬件协同设计方法，在FPGA上实现了定点sigmoid函数。

weixin_39624360·2025-05-02 04:10

FPGA控制NVME硬盘高速存储 -- 10GBps

近期对FPGA直接控制硬盘实现高速存储的系统做了升级，连续读写速率达到10GBps，特此分享，敬请指教。

expipi刘家伟·2025-05-01 21:55

提高设计的综合性能

4、处理方法之状态机超时跳转状态机的鲁棒性就代表FPGA的鲁棒性。

一条九漏鱼·2025-05-01 07:27

FPGA万兆网UDP/TCP/IP协议栈：16小时无丢包的实践

fpga万兆网udptcpip协议栈，16个小时无丢包ID:3410000643611061986知芯电子科技标题：FPGA万兆网UDP/TCP/IP协议栈稳定性分析与优化摘要：本文通过对FPGA万兆网

hgOcEXCXHg·2025-05-01 07:26

上位机知识篇---时钟分频

降低功耗匹配外设需求时序约束多时钟域设计2.时钟分频的实现方式(1)硬件分频（计数器分频）偶数分频（50%占空比）实现方法波形示例奇数分频（非50%占空比）实现方法波形示例(2)锁相环（PLL）分频优点FPGA

Ronin-Lotus·2025-05-01 07:25

【教程4＞第7章＞第2节】卷积编码与Viterbi译码理论概述和FPGA设计构架

目录1.卷积编码原理2.Viterbi译码原理3.卷积编码与Viterbi译码的FPGA设计构架4.参考文献欢迎订阅FPGA/MATLAB/Simulink系列教程《★教程1:matlab入门100例》

fpga和matlab·2025-05-01 02:55

xilinx 芯片使用vivado导出pindelay文件——FPGA学习笔记24

1、创建一个空的工程2、在TCL命令窗输入link_design-partxc7a35tfgg484-2（芯片型号）回车3、输入write_csvxc7a35tfgg484-2(文件类型和文件名字)回车，导出文件在该目录下4、导出文件

无尽的苍穹·2025-04-30 12:56

三相整流器移相触发电路的整体FPGA设计

三相整流器移相触发电路系统的整体设计方案主要包括如下几个类型：基于CPLD的系统实现方案；基于专用芯片的系统实现方案以及基于中小规模集成电路的系统实现方案[06~09]。·基于中小规模集成电路的系统实现方案基于中小规模集成电路来实现三相整流器移相触发电路系统，其主要方法是通过多个数字芯片焊接在PCB电路板上，构建一个三相整流器移相触发集成电路，该方法需要了解各个芯片的时序，设计的电路板需要严格满足

fpga和matlab·2025-04-30 09:06

外部存储器接口：EMIF总线

扩展外设：通过异步接口连接FPGA、ASIC或自定义逻辑设备。典

InnoLink_1024·2025-04-30 07:48

FPGA车牌识别

基于FPGA的车牌识别主要包含以下几个步骤：图像采集、颜色空间转换、边缘检测、形态学处理（腐蚀和膨胀）、特征值提取、模板匹配、结果显示。

超能力MAX·2025-04-29 23:22

24小时FPGA数字时钟设计与实现

本文还有配套的精品资源，点击获取简介：本项目利用FPGA技术创建了一个24小时制的数字时钟硬件电路。

西域情歌·2025-04-29 14:13

FPGA-时钟域

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、时钟信号基本特征1.时钟信号基本特征参数介绍二、时钟信号的分类按来源分类三、时钟域1.时钟域的概念2.时钟树简介3.时钟树分类前言在时序逻辑中，正是时钟信号将各个存储单元中的数据一级、一级地推动下去，如果时钟信号突然停止，那么整个时序逻辑也将陷入瘫痪，因此时钟就好像时序逻辑的心跳一样，那么重要，却又那么平常的存在着。一

小羊肖恩想·2025-04-29 14:41

FPGA-跨时钟域问题的解决

FPGA跨时钟域解决问题提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言解决跨时钟域问题的原理两级采样法握手法异步FIFO法前言如果控制两个时钟域的信号没有关联，例如它们分别是由两个不同频率的晶振产生的