HDLbits

Verilog专题（一）Vectors

对于verilog的学习，大概分两步，第一步先看书了解基本语法，语法书基本上大同小异，看一本就好了；第二步就是编程实现了，这里推荐一个比较好的实践网站HDLBits：https://hdlbits.01xz.net
Andy_ICer·2020-08-04 11:13

Verilog中关于for与generate for用法和区别的一点愚见

还是举这个例子：https://hdlbits.01xz.net/wiki/VectorrGivenan8-bitinputvector[7:0],reverse
李锐博恩·2020-07-14 05:48

Verilog专题（十七）线性反馈移位寄存器（LFSR）

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page前言移位寄存器是产生信号和序列的常用设备，它分为线性和非线性两大类。
Andy_ICer·2020-07-09 10:10

HDLBits刷题合集—6 More Verilog Features

HDLBits刷题合集—6MoreVerilogFeaturesHDLBits-37ConditionalternaryoperatorProblemStatementVerilog也有像C语言一样的三元条件运算符
HDLBits·2020-07-04 05:38

hdlbits 练习汇总

网址如下：https://hdlbits.01xz.net/wiki/从basics开始对提交的答案进行汇总。
wangbowj123·2020-06-27 12:29

如何实现一个带双边沿检测的触发器

这是一道HDLBits上面的题目（Probelm97Dual-edgetriggeredflip-flop）。目的是实现一个带双边沿检测的触发器。
wangbowj123·2020-06-27 12:29

Exams/m2014 q4k_hdlbits

moduletop_module(inputclk,inputresetn,//synchronousresetinputin,outputout);reg[3:1]q;always@(posedgeclk)beginif(~resetn){q,out}<=4'b0;elsebegin//q[3]<=in;//q[2]<=q[3];//q[1]<=q[2];//out<=q[1];{q,out}<
anbncn1234·2020-06-22 14:47
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