HDLbits

HDLBits 系列（28）PS/2 mouse protocol（PS/2 packet parser）

目录原题复现审题状态转移图我的设计原题复现原题传送ThePS/2mouseprotocolsendsmessagesthatarethreebyteslong.However,withinacontinuousbytestream,it'snotobviouswheremessagesstartandend.Theonlyindicationisthatthefirstbyteofeachthre
李锐博恩·2020-08-23 05:19

HDLBits 系列（37）此系列关于独热码的题目的疑问？

目录背景我的做法第一题第二题第三题解决办法第一题第二题第三题推荐背景目前为止，关于状态机独热码的题目，几乎没一个题目能做对，这令我疑惑？是不是题目的答案有问题？在此请大家一试？（已解决，谢谢）我的做法第一题第一题（点击蓝色字体进入题目链接做答）本人答案：moduletop_module(input[6:1]y,inputw,outputY2,outputY4);localparamA=6'b000
李锐博恩·2020-08-23 05:19

HDLBits 系列（32）Sequence recognition（序列检测）

目录原题复现审题状态转移图我的设计原题复现原题复现：SynchronousHDLCframinginvolvesdecodingacontinuousbitstreamofdatatolookforbitpatternsthatindicatethebeginningandendofframes(packets).Seeingexactly6consecutive1s(i.e.,01111110)
李锐博恩·2020-08-23 05:19

HDLBits 系列（15） 如何设计一个双边沿采样的电路？

目录背景原题复现审题我的设计1我的设计2背景曾经专门写过这个话题，可是今天在练习HDLBits时候，又发现了这个问题，但是以前的思路我已经忘了，不得不回顾。FPGA中如何实现双边沿采样？
李锐博恩·2020-08-23 05:18

HDLBits 系列（18） BCD码计数器的设计

目录原题复现审题我的设计原题复现先给出原题：Builda4-digitBCD(binary-codeddecimal)counter.Eachdecimaldigitisencodedusing4bits:q[3:0]istheonesdigit,q[7:4]isthetensdigit,etc.Fordigits[3:1],alsooutputanenablesignalindicatingwh
李锐博恩·2020-08-23 05:18

HDLBits 系列（12）All about Karnaugh Map

目录题目1原题复现我的设计题目2原题复现我的设计题目1这篇博文主要就是练习一下卡诺图的东西，然后选取几个经典的案例吧，如下：原题复现ImplementthecircuitdescribedbytheKarnaughmapbelow.d的意思就是不关系，也即donotcare的意思。把有利于化简的d看做1，否则为0比较能够化简出最简的表达式：f=a|~bc;我的设计那么直接给出设计：moduleto
李锐博恩·2020-08-23 05:18

HDLBits 系列（14） Latch and Dff and Edge detect

目录DLatchDFF+GATEMux+DFFMUX2+DFFFSMJK触发器Edgedetect（边沿检测）双边沿检测DLatchImplementthefollowingcircuit:这是一个锁存器，高电平跟随，低电平保持，于是设计：moduletop_module(inputd,inputena,outputq);always@(*)beginif(ena)q=d;else;endendm
李锐博恩·2020-08-23 05:18

HDLBits 系列（11）All about Adder

目录半加器全加器BinaryRipple-CarryAdder多位加法器有符号加法溢出Adder100Bcdadd4最后想说的一些话半加器Createahalfadder.Ahalfadderaddstwobits(withnocarry-in)andproducesasumandcarry-out.moduletop_module(inputa,b,outputcout,sum);assigns
李锐博恩·2020-08-23 05:18

HDLBits 系列（16）Something about Counter

目录原题复现题目1我的设计题目2审题我的设计原题复现题目1一般的计数器我就不说了，这里看下面的要求：Buildadecadecounterthatcountsfrom0through9,inclusive,withaperiodof10.Theresetinputissynchronous,andshouldresetthecounterto0.Wewanttobeabletopausetheco
李锐博恩·2020-08-23 05:18

HDLBits 系列（13） All about DFF

目录DFFDff8Dff8r确定复位值的DFFDff8arDff16e终于到了时序逻辑的部分，但是有些设计是最最基础的，多说一句话都多，所以只是列出来，到了适当的时候，会给出说明。DFFD触发器是一种存储位的电路，并在时钟信号的（通常）上升沿定期进行更新。Verilog描述：moduletop_module(inputclk,//Clocksareusedinsequentialcircuitsi
李锐博恩·2020-08-23 05:18

HDLBits 系列（21）LFSR（线性反馈移位寄存器）

目录5bitLFSR3bitLFSR32bitLFSR5bitLFSRAlinearfeedbackshiftregisterisashiftregisterusuallywithafewXORgatestoproducethenextstateoftheshiftregister.AGaloisLFSRisoneparticulararrangementwherebitpositionswith
李锐博恩·2020-08-23 05:18

HDLBits 系列（25）独热码有限状态机实现的简单方式

目录原题重现一点解释最终实现原题重现ThefollowingisthestatetransitiontableforaMoorestatemachinewithoneinput,oneoutput,andfourstates.Usethefollowingone-hotstateencoding:A=4'b0001,B=4'b0010,C=4'b0100,D=4'b1000.Derivestate
李锐博恩·2020-08-23 05:48

HDLBits 系列（26）独热码有限状态机实现的两种方式

目录序言原题复现设计1设计2最后一句话序言这篇博客的标题起的，好像就是为独热码而讨论的，其实不然，下面给出一个题目，用任何方式的状态编码都可以，但是我就想讨论下用独热码来实现。一种写法是上篇博客写的那样，用简单的方式实现状态转移。原题复现先给出原题：ThefollowingisthestatetransitiontableforaMoorestatemachinewithoneinput,oneo
李锐博恩·2020-08-23 05:48

HDLBits 系列（6）（Reduction）缩位运算符

目录抛砖引玉Reduction在奇偶校验中的应用抛砖引玉您已经熟悉两个值之间的按位运算，例如a＆b或a^b。有时，如果向量很长，您想创建一个对一个向量的所有位进行操作的宽门，例如（a[0]＆a[1]＆a[2]＆a[3]...）。缩位运算符可以对向量的位进行AND，OR和XOR，产生一位输出：＆a[3：0]//AND：a[3]＆a[2]＆a[1]＆a[0]。相当于（a[3：0]==4'hf）|b[3
李锐博恩·2020-08-23 05:47

HDLBits 系列（20）移位寄存器（逻辑移位、算术移位、循环移位）

目录4bit的右移寄存器设计100bit循环移位寄存器算术移位寄存器4bit的右移寄存器设计先给出一个4位右移寄存器的设计题：Builda4-bitshiftregister(rightshift),withasynchronousreset,synchronousload,andenable.areset:Resetsshiftregistertozero.load:Loadsshiftregi
李锐博恩·2020-08-23 05:47

HDLBits 系列（5）让三元条件运算符（？：）在你的设计中发挥作用

目录抛砖引玉举例练习写在最后抛砖引玉Verilog具有三元条件运算符（？：）运用得当，可以起到简化代码的作用，使得代码的易读性提高，但是运用不当，也会背道而驰。下面讲讲Verilog具有三元条件运算符（？：）的一些用途？Verilog具有三元条件运算符（？：），非常类似于C：（condition？if_true：if_false）可以用于根据一行上的条件（多路复用器！）选择两个值之一，而无需在组合
李锐博恩·2020-08-23 05:47

HDLBits 系列（9）Gates and Vector

目录原题复现我的设计原题复现这篇博文意义不大，纯粹练习一下，用逻辑门对向量（多比特数据）的操作。在in[99：0]中为您提供了100位输入向量。我们想知道每个位与其邻居之间的一些关系：out_both：此输出矢量的每一位都应指示相应的输入位及其左侧的邻居是否均为“1”。例如，out_both[2]应该指示in[2]和in[3]是否都为1。由于in[3]在左边没有邻居，答案很明显，所以我们不需要知道
李锐博恩·2020-08-23 05:47

HDLBits 系列（17） 计数器的级联实现1000分频的分频器

目录原题复现审题我的设计原题复现原题Froma1000Hzclock,derivea1Hzsignal,calledOneHertz,thatcouldbeusedforthedigitalwallclock.Buildthefrequencydividerusingmodulo-10(BCD)countersandasfewothergatesaspossible.Alsooutputtheen
李锐博恩·2020-08-23 05:47

HDLBits 系列（23）3 输入的 LUT

目录原题复现审题我的设计原题复现Inthisquestion,youwilldesignacircuitforan8x1memory,wherewritingtothememoryisaccomplishedbyshifting-inbits,andreadingis"randomaccess",asinatypicalRAM.Youwillthenusethecircuittorealizea3
李锐博恩·2020-08-23 05:47

HDLBits 系列（4）如何设计一定不会产生Latch的组合逻辑？

目录抛砖引玉个人总结麻烦的设计抛砖引玉假设您正在建立一个电路来处理游戏的PS/2键盘的扫描代码（scancodes）。给定收到的扫描码（scancodes）的最后两个字节，您需要指示是否已按下键盘上的箭头键之一。这涉及到相当简单的映射，可以将其实现为具有四个案例的case语句（或if-elseif）。Scancode[15:0]Arrowkey16'he06bleftarrow16'he072do
李锐博恩·2020-08-23 05:47

HDLBits 系列（7）对for循环以及generate for的各种实践

目录抛砖引玉累加模型纹波进位加法器写在最后抛砖引玉本节内容主要讲解for和generatefor的用法，这两个用法，之前也有写过：Verilog中关于for与generatefor用法和区别的一点愚见先练习一个小题目：给定100位输入向量in[99：0]，请反转其位顺序。使用generatefor的做法：moduletop_module(input[99:0]in,output[99:0]out)
李锐博恩·2020-08-23 05:47

HDLBits 系列（10）（Mux256to1）多路选择器的固定思维，你别想太多！

目录抛砖引玉思维陷阱很有意义的语法讨论最后想说的一些话抛砖引玉本文有一个诡计，先让我把你代入到多路选择器中，见如下一个小问题：Createa16-bitwide,9-to-1multiplexer.sel=0choosesa,sel=1choosesb,etc.Fortheunusedcases(sel=9to15),setalloutputbitsto'1'.如何实现这个题目的要求呢？很简单，是
李锐博恩·2020-08-23 05:47

HDLBits 系列（3）Priority Encoder（Case/Casez）

目录抛砖引玉使用CASEZ来解决写在最后抛砖引玉优先级编码器是一种组合电路，当给定输入位向量时，输出该向量中第一个1位的位置。例如，给定输入8'b10010000的8位优先级编码器将输出3'd4，因为bit[4]是高的第一位。构建一个4位优先级编码器。对于此问题，如果所有输入位都不为高（即输入为零），则输出零。请注意，一个4位数字具有16种可能的组合。如何设计这样的一个优先编码器，我们首先应该能够
李锐博恩·2020-08-23 05:47

HDLBits 系列（2）如何避免生成锁存器？

目录抛砖引玉实际测试抛砖引玉从一个小例子引入设计：我们需要设计一个电路，要实现的功能是，如果电脑CPU过热，则电脑关机；你可能想到的伪代码是这样的：If(cpu_overheated)thenshut_off_computer=1;可以，是对功能的描述。但是存在一个情况就是其他情况呢？如果默认不写回事会有什么问题？答案也很简单，默认不写，就相当于保持输出原来的状态：而组合逻辑中，这种“保持输出不变
李锐博恩·2020-08-23 05:46

HDLBits 系列（1）从HDLBits中获取灵感，整顿自己，稳步前行

目录前言对HDLBits的夸赞最后想说的话前言坚持一件事情很难系列，有些事情看似简单，但是坚持做下去确实会有所收获，举个不恰当的例子，总搞一些自己觉得难的东西，会让自己的博客断更，困难的东西而且别人也不一定有兴趣
李锐博恩·2020-08-23 05:46

HDLBits Verilog编程题127 存水放水状态机

HDLBits存水放水状态机-Exams/ece2412013q4状态转换图原题链接：https://hdlbits.01xz.net/wiki/Exams/ece241_2013_q4说明：水位在S1
Utopia_sy·2020-08-23 05:16

HDLBits Verilog编程题136\137 串行数据接收状态机

串行数据接收状态机136:串行数据接收Serialreceiveranddatapath(fsm_serialdata)137:奇校验串行数据接收Serialreceiverwithparitychecking(Fsmserialdp)前一道题（135.Serialreceiver)，不用记录数据，只输出接收完成标志done，只要把136中数据存储输出部分删除即可，因此这里不再赘述。136:串行数
Utopia_sy·2020-08-23 05:16

HDLBits Verilog编程题134 PS/2数据传输状态机

PS/2packetparseranddatatpath当输入数据的in[7:0]的bit[3]=1时，开始接收数据；一次接收3字节的数据，存入输出out_bytes[23:0]，并使能接收完成done=1。状态转换图说明：现态state_c=Done时，若接收数据的bit[3]=1，则接收下一次的3字节数；若bit[3]=0则重新接收数据。moduletop_module(inputclk,in
Utopia_sy·2020-08-23 05:16

HDLBits Verilog编程题139 Mealy状态机时序检测设计

Mearly状态机时序检测设计139.Exams/ece2412013q8（Q8:DesignaMealyFSM）原题：ImplementaMealy-typefinitestatemachinethatrecognizesthesequence“101”onaninputsignalnamedx.YourFSMshouldhaveanoutputsignal,z,thatisassertedto
Utopia_sy·2020-08-23 05:16

HDLBits刷题合集—19 Finite State Machines-5

HDLBits刷题合集—19FiniteStateMachines-5HDLBits-146Exams/m2014q6bProblemStatement考虑下面显示的状态机，它有一个输入w和一个输出z。
GitHDL·2020-08-23 04:16

HDLBits刷题合集—18 Finite State Machines-4

HDLBits刷题合集—18FiniteStateMachines-4HDLBits-140Exams/ece2412013q8ProblemStatement实现一个Mealy型有限状态机，该状态机可以识别
GitHDL·2020-08-23 04:16

HDLBits刷题合集—10 Karnaugh Map to Circuit

HDLBits刷题合集—10KarnaughMaptoCircuitHDLBits-73Kmap1ProblemStatement实现下面卡诺图所描述的电路。
GitHDL·2020-08-23 04:15

HDLBits刷题合集—16 Finite State Machines-2 Lemmings

HDLBits刷题合集—16FiniteStateMachines-2LemmingsHDLBits-129Lemmings1ProblemStatementLemmings游戏涉及具有简单大脑的生物。
GitHDL·2020-08-23 04:15

Verilog专题（三十七）DEBUG专题

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page题目一（MUX）moduletop_module(inputsel,input[7:0]a,input[
Andy_ICer·2020-08-23 04:31

Verilog专题（三十六）多功能Timer设计

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page本题是一组系列题（5题）的最后一题，从移位器、计数器、序列检测器、状态机到最后多功能Timer设计，前面的题目比较简单
Andy_ICer·2020-08-23 04:31

HDLBits系列汇总（Verilog专题）

至此，HDLBits系列全部更新完毕，大部分的题目都在这个系列汇总里面，有些系列里面没有的题目也可以私信问我。
Andy_ICer·2020-08-23 04:31

Verilog专题（三十四）两输入的Mealy状态机

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page题目考虑输入为s和w的有限状态机，假定FSM以称为A的复位状态开始。
Andy_ICer·2020-08-23 04:31

Verilog专题（三十八）根据波形写电路（十道题）

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page题目一moduletop_module(inputa,inputb,outputq);//​assignq
Andy_ICer·2020-08-23 04:31

Verilog专题（三十三）用两种形式的状态机（Mealy & Moore）实现补码(2‘s complementer)功能

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page题目设计一个单输入单输出串行的补码状态机。
Andy_ICer·2020-08-23 04:30

Verilog专题（二十一）经典水库题目

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page题目Alsoincludeanactive-highsynchronousresetthatresetsthestatemachinetoastateequivalenttoifthewaterlevelhadbeenlowforalongtime
Andy_ICer·2020-08-23 04:59

Verilog专题（四）组合逻辑中的for循环与generate-for

前言对于verilog的学习，这里推荐一个比较好的实践网站HDLBits：https://hdlbits.01xz.net/wiki/Main_Page本专题记录一些我觉得有价值的题目，希望通过这些题目可以对
Andy_ICer·2020-08-23 04:59

Verilog专题（十二）Counter Design

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page1、十进制计数器（decadecounter）题目：Buildadecadecounterthatcountsfrom0through9
Andy_ICer·2020-08-23 04:59

HDLbits代码答案（2.4 Procedures & 2.5 More Verilog Features）持更

2.VerilogLanguage2.3ProceduresProceduresincludealways,initial,task,andfunctionblocks.Proceduresallowsequentialstatements(whichcannotbeusedoutsideofaprocedure)tobeusedtodescribethebehaviourofacircuit.过
Ingrid_学习博·2020-08-23 04:27

HDLbits代码答案（3.1 Combinational Logic）持更

目录3.Circuits3.1CombinationalLogic3.1.1BasicGates3.1.2Multiplexers3.1.3ArithmeticCircuits3.1.4KarnaughMaptoCircuit3.Circuits3.1CombinationalLogic3.1.1BasicGatesWiremoduletop_module(inputin,outputout);a
Ingrid_学习博·2020-08-23 04:56

HDLbits答案更新系列22（4.2 Build a circuit from a simulation waveform）

目录前言4.2Buildacircuitfromasimulationwaveform4.2.1Combinationalcircuit1（Sim/circuit1）4.2.2Combinationalcircuit2（Sim/circuit2）4.2.3Combinationalcircuit3（Sim/circuit3）4.2.4Combinationalcircuit4（Sim/circui
wangkai_2019·2020-08-23 04:09

HDLbits答案更新系列20（3.3 Building Larger Circuits 3.3.4 FSM: Enable shift register等）

目录前言3.3BuildingLargerCircuits3.3.4FSM:Enableshiftregister（Exams/review2015fsmshift）3.3.5FSM:ThecompleteFSM（Exams/review2015fsm）3.3.6Thecompletetimer（Exams/review2015fancytimer）3.3.7FSM:One-hotlogicequ
wangkai_2019·2020-08-23 04:09

HDLbits答案更新系列16（3.2.5 Finite State Machines 3.2.5.20 Sequence recognition等）

目录前言3.2.5FiniteStateMachines3.2.5.20Sequencerecognition（Fsmhdlc）3.2.5.21Q8:DesignaMealyFSM（Exams/ece2412013q8）3.2.5.22Q5a:Serialtwo'scomplementer（MooreFSM）（Exams/ece2412014q5a）3.2.5.23Q5b:Serialtwo'sc
wangkai_2019·2020-08-23 04:09

HDLbits答案更新系列21（4 Verification: Reading Simulation 4.1 Finding bugs in code）

Bugsmux2）4.1.2NAND（Bugsnand3）4.1.3Mux（Bugsmux4）4.1.4Add/sub（Bugsaddsubz）4.1.5Casestatement（Bugscase）结语HDLbits
wangkai_2019·2020-08-23 04:09

HDLbits答案更新系列17（3.2.5 Finite State Machines 3.2.5.24 Q3a: FSM等）

3.2.5FiniteStateMachines3.2.5.24Q3a:FSM（Exams/2014q3fsm）3.2.5.25Q3b:FSM（Exams/2014q3bfsm）3.2.5.26Q3c:FSMlogic（Exams/2014q3c）结语HDLbits
wangkai_2019·2020-08-23 04:09

HDLbits答案更新系列目录（直达答案链接）

HDLbits网站题目链接1GettingStarted1.1GettingStarted（Stepone）1.2OutputZero（Zero）2VerilogLanguage2.1Basics2.1.1Simplewire
wangkai_2019·2020-08-23 04:09
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