#systemverilog# 之 event region 和 timeslot 仿真调度(六)疑惑寄存器采样吗
一象征性啰嗦想必大家在刚开始尝试写VeriligHDL代码的时候,都是参考一些列参考代码,有些来自于参考书,有些来自于网上大牛的笔记,甚至有写来自于某宝FPGA开发板的授权代码。我还记得自己当时第一次写代码,参考的是一款Altera芯片,结合Quartus开发软件,在上面练习代码,然后综合等等。其实,当初也是一味照本宣科的临摹,而对于为什么那么些,代码又是内部有什么含义,并没有深入理解。这里面的东